(已去除编辑限制)第6章课后作业及第7章补充例子.docVIP

第6章课后作业： 奇偶校验电路 奇偶校验是一种常用的监视信号传输过程中是否出现错误的方法。当输入数据中1的个数分别为奇数和偶数时，输出位的值相应地为1和0，这样就使输出数据中1的个数恒为偶数（偶校验）。设计要求：输入为7位二进制数据，常用偶校验，计算出偶校验位，并将偶校验位置于最高位，连同原来的数据一起输出。用Verilog设计出该模块及测试平台。 参考代码： // parity.v `timescale 1ns/1ns module parity (data,dout); input [6:0] data; output [7:0] dout; assign dout={^data,data}; endmodule 测试平台： // testbench.v `timescale 1ns/1ps module testbench; reg [6:0] data; wire [7:0] dout; initial begin data=0; #100; data=7b100_1101; #100; data=7b101_0001; #100; end parity u1(data,dout); endmodule 实例五：简单自动售货机控制电路 下面采用状态机实现一个简单自动售货机控制电路，电路框图见图7-58。该电路有两个投币口（1元和5角），货物2元一件，不设找零，图7-59是电路的状态机，half_yuan表示投入5角，one_yuan表示投入1元，out表示是否提供货品。 //单always `timescale 1ns/100ps module saler(reset,clk,half_yuan,one_yuan,out); input clk,reset,half_yuan,one_yuan; output out; reg out; reg [2:0] state; parameter idle=0, half=1, one=2, one_half=3, two=4; always @(posedge clk or posedge reset) if (reset) begin out=0; state=0; end else case(state) idle:begin out=0; if (half_yuan) state=half; else if(one_yuan) state=one; else state=idle; end half:begin if (half_yuan) state=one; else if(one_yuan) state=one_half; else state=half; end one:begin if (half_yuan) state=one_half; else if(one_yuan) begin out=1; state=two; end else state=one; end one_half:begin if (half_yuan) begin out=1; state=two; end else state=one_half; end two:begin out=0; state=idle; end default:begin out=0; state=idle; end endcase endmodule 测试平台： `timescale 1ns/1ps module testbench; reg reset; reg clk; reg half_yuan; reg one_yuan; wire out; always begin #100 clk=1; #100 clk=0; end initial begin reset=1; clk=0; half_yuan=0; one_yuan=0; #200; reset=0; //input half_yuan repeat(2) @(posedge clk);