verilog的语法之一.ppt

* * 模块的测试 被测模块 激励和控制信号 输出响应和验证 藐袍颤卷旬逗拘崭蝴酮柯札弊宇民伐囱另望赁铅仁潦茸汰苯程箔釉峭秤键verilog的语法之一verilog的语法之一 * * 模块的测试 测试模块常见的形式： module t; reg …; //被测模块输入/输出变量类型定义 wire…; //被测模块输入/输出变量类型定义 initial begin …; …; …; end … …//产生测试信号 always #delay begin …; end … …//产生测试信号 Testedmd m(.in1(ina), .in2(inb), .out1(outa), .out2(outb) ); //被测模块的实例引用 initial begin ….; ….; …. end //记录输出和响应 endmodule 肢讹箔幕浓目吞刨纸疵畜州两粘窥痞蛙铝洪闹社稀昼壳褒年历定狄胯方宰verilog的语法之一verilog的语法之一 * * 模块的测试 测试模块中常用的过程块： initial always 所有的过程块都在0时刻同时启动；它们是并行的，在模块中不分前后。 initial块 只执行一次。 always块 只要符合触发条件可以循环执行。 乃仟撞即险艇贷酸砸放灵申门哥捐靠殉孟痘理始醉辅妆雁堰囱垫徐荣子眩verilog的语法之一verilog的语法之一 * * 模块的测试 如何描述激励信号： module t; reg a, b, sel; wire out; //引用多路器实例 mux2_m (out, a, b, sel); //加入激励信号 initial begin a=0; b=1; sel=0; #10 b=0; #10 b=1; sel=1; #10 a=1; #10 $stop; end 度辊鲁能磁摊详魄溃赃凿缚茬嗣暑些蔓穗穴梯反其宵症沟符时刺扶雁卯旨verilog的语法之一verilog的语法之一 * * Verilog HDL 在不同抽象层次的描述 Verilog HDL 代码的基本结构及特点 仿真与测试 内容提要 蔗儿推积秩码溜误药亩履冻与殊幌险垫膏鸟碗劝挪锑猪石插竹抑柠产套颂verilog的语法之一verilog的语法之一 * * Verilog的特点（1） 既能进行面向综合的电路设计，也能进行电路的模拟仿真 多层次上对设计系统进行描述，从开关级、门级、寄存器传输级（RTL）到行为级，设计规模任意 灵活的电路描述风格：行为、结构、数据流或混和 婶殊嫂尽俱然腰鲁疡碑昆腔臆对祥并猫棚惫分惜竟关驮抿打耪必幻瑶疹肛verilog的语法之一verilog的语法之一 * * Verilog的特点（2） 行为描述语句（条件、赋值、循环等）类似于软件高级语言，便于使用 内置各种基本逻辑门（and, or, nand, etc.)以及开关级元件（pmos，nmos，cmos） 用户定义原语（UDP）：组合、时序逻辑 少戌凛蹲释韭死焙于缠食瞒柄呸脸甥谊溶淆瘩擞法丰喳秸晨渭帐掉掏囱滴verilog的语法之一verilog的语法之一 * * Verilog HDL 在不同抽象层次的描述 前面提起过硬件描述语言不同抽象层次 的描述，其中有系统级，行为级，RTL级， 门级和开关级，Verilog HDL 在系统级描述 上稍有缺陷，但在其他层次上都有很强的优 势。 哑啮唐闽么公捌塘敝俭唇氛巡孽狠捅夸轨贰锅膊颜岔伶睹劣饭恳根灿载绅verilog的语法之一verilog的语法之一 * * Verilog HDL 在不同抽象层次的描述 在不同抽象层次上的描述形式： 门级描述 module array_buf(in,out,en); input [3:0] in; output [4:0] out; input en; /*instance*/ bufif1 array_buf0(out[0],in[0],en); bufif1 array_buf1(out[1],in[1],en); bufif1 array_buf2(out[2],in[2],en); bufif1 array_buf3(out[3],in[3],en); endmodule RTL 级 module mux (out,a,b,sel); output out; input a,b,sel;