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第7讲Verilog时序电路及状态机设计
第7讲Verilog时序电路及;主要内容基本的时序电路状态机设;一、常用时序电路设计时序逻辑单;1.锁存器电平触发的存储器单元;2.D触发器边沿触发存储单元，;3.多位D触发器构成的寄存器a;4.移位寄存器Always @;参数化的桶行移位器Module;说明Assign {dout;5.计数器使用广泛，包括定时分;5-1.异步计数器用T触发器构;5-3. 同步计数器与分频器1;2.占空比为50%的6分频器a;3.Gray计数器以gray码;二进制码到gray码的转换gr;Gray码到二进制码的转换最高;举例：源代码见 gray_cn;6.边沿检测电路检测信号的跳变;检测电路下降沿检测电路DQDQ;上升沿检测电路DQDQclks;双沿检测电路DQDQclksi;Verilog源代码见edge;二、有限状态机的设计FSM：f;Mealy状态机结构图下一状态;Moor状态机的结构图下一状态;Moor和mealy状态机的选;状态机的设计的一般步骤逻辑抽象;举例：教材P168 例12.1;状态机的设计风格状态机编程的重;一段式描述可读性差，???重要的是;状态机的编码四种编码方式Bin;Binary编码Binary二;Gray码顺序跳变时因只有一位;One－hot 独热码任何时候;自定义码用得比较少，最常见的是;状态机的复位和无效状态恢复复位;异步或同步复位Default的;状态机设计举例序列检测器（检测;IdleOne_bitTwo_;小节待评盟桓人儿贤冲讣邦函脾择
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