EDA实验指导书2015.docVIP

PLD原理及应用实验指导书 南京信息工程大学信息与控制学院 目录 目录 1 实验一：基于原理图输入的数字电路设计 2 实验二：组合逻辑电路设计 4 实验三：时序逻辑电路设计 7 实验四：有限状态机综合性设计实验 9 实验五：综合性设计实验 14 实验一：基于原理图输入的数字电路设计 (学习和掌握Quartus II的设计流程) 实验项目名称：基于原理图输入的数字系统设计 实验项目性质：验证性 所属课程名称：pld原理及应用 实验计划学时：2 一．实验目的 1．学习EDA集成工具软件Quartus II的使用； 2．学会基于PLD的EDA设计流程； 3．学会使用原理图设计数字电路； 4．学会对设计进行综合、仿真和设计下载。 二．实验设备和材料 计算机，软件Quartus II 三．实验内容和要求 1．1位和4位全加器的原理图设计与仿真； 2、利用LPM原理图设计模24的方向可控计数器； 四．实验方法、步骤 1．在Quartus II软件环境下，建立一个项目； 2．输入原理图实现1位全加器； 3、利用LPM原理图设计模24的方向可控计数器； 3．选定目标器件，配置管脚，对设计进行综合； 4．生成测试激励波形（或测试文件），对设计进行逻辑仿真； 5．对设计进行时序仿真；记录仿真过程中出现的问题及解决办法。 五．实验报告要求 1．实验目的和内容，简介基于原理图的Quartus的设计流程。 2．给出原理图。 3．记录仿真波形图，分析结果。 六、参考设计： 参考教材  实验二：组合逻辑电路设计 实验项目名称：组合逻辑电路设计 实验项目性质：验证性 所属课程名称：pld原理及应用 实验计划学时：2 一．实验目的 1．熟练Quartus II的使用； 2．学会使用硬件描述语言（HDL）设计组合逻辑电路；元件例化的应用。 二． 实验内容和要求 1、利用verilog语言设计一个4选1选择器,画出仿真波形图。 2、设计一个带进位的8位二进制加法器，进行仿真,并将程序改为16位加法器仿真； 3、３-８译码器设计与仿真; 三．实验设备和材料 计算机，软件Quartus II 四．实验方法、步骤 1．在Quartus II软件环境下，新建一个项目； 2．添加文本（verilog）设计文件； 3．选定目标器件，配置管脚，对设计进行综合； 4．生成测试激励波形（或测试文件），对设计进行时序仿真； 五．实验报告要求 1．实验目的、内容和主要步骤 2．记录设计源程序。 2．记录综合过程出现的问题；记录2个实验的仿真波形图。 4．分析结果。 六．参考设计 4选1选择器 方法(1) module mux4_1b(out,in1,in2,in3,in4,s0,s1); input in1,in2,in3,in4,s0,s1; output reg out; always@(*) //使用通配符 case({s0,s1}) 2b00:out=in1; 2b01:out=in2 2b10:out=in3; 2b11:out=in4; default:out=2bx; endcase endmodule ------------------------------------------------------------------------------ BCD码加法器 module add4_bcd(cout,sum,ina,inb,cin); input cin; input[3:0] ina,inb; output[3:0] sum; reg[3:0] sum; output cout; reg cout; reg[4:0] temp; always @(ina,inb,cin) //always过程语句 begin temp=ina+inb+cin; if(temp9) {cout,sum}=temp+6; //两重选择的IF语句 else {cout,sum}=temp; end endmodule ------------------------------------------------------ 三人表决电路的Verilog描述： module vote(a,b,c,f); //模块名与端口列表 input