串行数据检测.docVIP

深 圳 大 学 实 验 报 告 课程名称： Verilog数字系统设计 实验名称： 串行数据检测器 学院： 信息工程学院 专业： 电子信息工程 班级： 2010级电子2班 组号： 指导教师： 报告人： 学号： 实验时间： 2012 年 11 月 20 日 星期 二 实验地点 南区N411 实验报告提交时间： 2012.11.27 实验目的： 掌握利用有限状态机实现一般时序逻辑分析的方法； 掌握用Verilog编写可综合的有限状态机的标准模板； 3、掌握用Verilog编写状态机模块的测试文件的一般方法。 实验内容： 在数字电路中已经学习过通过建立有限状态机来进行数字逻辑的设计，而在Verilog HDL硬件描述语言中，这种设计方法得到进一步的发展。通过Verilog HDL提供的语句，可以直观地设计出更为复杂的时序逻辑的电路。 下面设计一个串行数据检测器。要求是：连续4个或4个以上为1时输出为1，其他输入情况为0。编写测试模块对设计的模块进行各种层次的仿真，并观察波形，编写实验报告。 实验代码： Verilog程序代码_时钟触发 module seqdet(x_input,y_output,clk,rst,state); input x_input,clk,rst; output y_output; output[2:0] state; reg[2:0] state; wire y_output; parameter IDLE=d0,A=d1,B=d2,C=d3,D=d4; assign y_output = ( state==D x_input==1 )?1:0; //当输入x_input是1时，并且此时更新为状态D，即检测到序列1111（或以上）最后一个1 always@(posedge clk) if(!rst) //低电平触发复位 begin state = IDLE; End else casex(state) IDLE:if(x_input==1) begin state = A; end else begin state = IDLE; end A:if(x_input==1) begin state = B; end else begin state = IDLE; end B:if(x_input==1) begin state = C; end else begin state = IDLE; end C:if(x_input==1) begin state = D; end else begin state = IDLE; end D:if(x_input==1) begin state = D; end else begin state = IDLE; end default:state=IDLE; endcase endmodule Verilog测试代码_时钟触发 module Test; // Inputs wire x_input; reg clk; reg rst; reg[25:0] data; // Outputs wire y_output; wire [2:0] state; // Instantiate the Unit Under Test (UUT) seqdet uut ( .x_input(x_input), .y_out