静态时序分析的中门延时计算.docVIP

1引言 在集成电路设计过程中，模拟方法是应用最多的验证时序正确与否的手段，然而，模拟方法在微系统芯片(SoC)时代正面临严竣的挑战。传统的逻辑模拟方法虽然比较快，但需要输入向量作为激励，给使用带来很多不便；更为严重的是其精度不够高，不能处理SoC时代越来越严重的互连线的耦合电容、电感效应。电路模拟方法虽然能非常精确地计算SoC时代的各种效应，但其速度太慢，容量也太小。静态时序分析技术通过提取整个电路的所有时序路径，计算信号沿(上升沿或下降沿)在传播过程的延时，然后检查在最坏情况下电路中是否存在建立时间和保持时间不满足要求的器件，从而确认被验证的电路是否存在时序问题。它们又分别通过对最大路径延迟和最小路径延迟的分析得到。静态时序分析不需要输入向量、运行速度快、占用内存少，因而成为SoC时代最主要的时序验证手段。延时计算和最长/最短路径分析是静态时序分析的关键。由于互连线结构 [1]对门延时的影响非常大，必须在门延时模型中充分考虑这一因素才能确保静态分析结果的正确性。 广告插播信息维库最新热卖芯片：XC9536-15PC44C?SN74F244DWR?IS62C1024L-70Q?SS34?HT1622?88E6050-RJJ?AQY210EH?KM68V257CJ-15?MUR3020PT?TL082CDR? 本文提出新的Π模型方法，结合了门的等效电容[3]来计算门的延时，我们的方法结合门的互连线负载的拓扑结构和门负载三阶矩求解的方法，采用[4]中提出的等效电容的求解公式，求出门延时计算模型，相比上述两种方法，在静态时序分析中更为合理。 2新的门延时模型 2.1 新的门延时模型 在[4]中， 作者提出了利用Π型的RC模型来近似门的互连线输出负载，同时考虑了负载的屏蔽效应。用该模型等价地计算出门输出驱动点导纳函数前三阶系数。 图1中Y(s)表示准确的RC树的驱动点导纳函数，在s＝0的Taylor展开式表示如下： 将门的输出的RC树的互连线负载等效负载为 Π模型，如图2。 通过Π模型得到的门输出驱动点导纳函数和Y (s)的前三项对比得出： 尽管以往模型能够很好地表示等效的输出驱动点导纳函数，但是利用等效电容计算的门延时结果并不理想， 所以我们提出了新的模型。模型中电容的值也采用门输出驱动点导纳函数和 RC树的驱动点导纳函数前三阶近似相等原理[4] 推出来，设该驱动点导纳函数为Yπ的Taylor展开式： 考虑到互连线金属电阻的屏蔽效应以及互连线的分布特性，对于模型中的电阻R1而言，如图3所示，需要求RC树的等效电阻，采用的方法是，将分支中的接地电容去掉，而保留串联的电阻，这时电路中的电阻连接主要以节点之间的串并联的形式出现，则等效电阻 Req， 在[4]中，我们可以看到R1 一般取12/25Req，所以我们新的模型，如图4： 2.2 等效电容模型 这样产生我们新的Π模型，由于传统的门延时模型中门负载是一个电容，[5]提出了利用平均电流相等的原理， 将门负载Π模型，转换为单个电容的等效电容C eff的门负载模型，其等效电容的公式如下： td、t f分别表示输出门延时和门输出的下降时间，它们是由 k因子表达式来决定的；tt表示输入信号的传输时间，它是已知的。k因子表达式： 式中CL表示门负载所带电容，各个及表示k因子表达式的参数[3]。 3实验结果 我们选取了与门(and)，在TSMC库0.18mm工艺IP库中的代号(AND2×2)，测试电路我们选取了分别为不具有分支的测试电路1(如图5)和具有分支测试电路2(如图6的主电路及如图7的分支电路)，这样的分支电路有相同的两路，并且这两个分支同时接于主电路图6的1，2，3，4，5，6节点处。在测试过程中，我们改变门的输入传输时间(tt)和负载电容值(C)，并且采用我们的模型，和Hspice仿真结果，以及O’Brien/Savarino Π模型(我们在这里称作Y表达式法)， 开端RCΠ模型(我们在这里称作1/6, 5/6法)结果进行比较，不同测试电路的测试结果如表1～表4。 可以看出，我们的模型在门延时的计算方面要比开端RCΠ模型更接近Hspice测试结果，开端RC Π模型平均误差在50％～80％之间，而我们的模型平均误差在5%～15%之间；而与O’Brien/ Savarino Π模型相比，由于O’Brien/Savarino Π模型测试结果有很多情况要比Hspice测试结果小很多，甚至相对误差达到60％，而在静态时序分析中，这种情况是不允许的，它会造成时序分析失败，我们的模型基本相对误差一般在5%～10％左右，较好地克服了这种乐观性，在静态时序的验证方面更可靠，更精确。 除了上述关于与门(a