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可测性设计(DFT+BIST) 重要性 现代数字系统的零故障概念： MTBF,MTTR 零故障 利用测试技术已难以解决，从 而提出了可测性设计问题！ 　　随着数字电路集成度不断提高，系统日趋复杂，对其测试也变得越来越困难。当大规模集成电路LSI和超大规模集成电路VLSI问世之后，甚至出现研制与测试费用倒挂的局面。这就迫使人们想到能否在电路的设计阶段就考虑测试问题，使设计出来的电路既能完成规定的功能，又能容易的被测试，这就是所谓的可测性设计技术。因此也就出现了可测性的概念。 可测性设计的概念 可测性设计：DFT（Design for Testability） 基本思想：将测试的思想加入电路的设计当中。 方法：直接对电路硬件组成单元进行测试；降低测试的复杂性 ；改进其可控制性和可观察性 ；添加自检测模块，使测试具有智能化和自动化 。 可测性设计的概念 目标： 1.无冗余逻辑； 2.增加可控制性和可观察性； 3.使测试生成更容易 ； 4.提高测试质量 ； 5.减少对原始电路的影响。 可测性设计的概念 可测性设计的重要性 因此，提出可测性设计问题： 在VLSI及系统设计时，就必须考虑系统测试的可能性和方便性，好的可测性设计应该使电路中的元器件容易观察，故障效应容易传播。 采用可测性设计后，可大大降低测试费用。例如，削减4/5测试成本，取得上千万美元的效益； 系统可靠性提高，高质量系统； 已有IEEE-1149标准（BST）； 实现零故障； 美国规定无可测性设计的产品不许生产！ 一、可测性度量 在可测性的概念出先不久之后，人们又遇到了一个难题，即大家设计出来的电路在测试方面到底谁优谁劣，没有统一的标准，因此就需要对电路的测试难易程度进行数量描述，即可测性分析。 好的可测性分析应该使电路中的元器件容易置于理想状态和隔离，故障效应容易传播，也应该使得电路的状态容易观察。可测性分析中用两个术语来表达上述意思，一个是可控制性、另一个是可观察性。 可控性：通过电路的原始输入向电路中的某点赋规定值（0或1）的难易程度。 可观性：电路中的任意节点值在原始输出可观察的难易程度。 SCOAP测度 SCOAP可测试性度量规定电路中每个节点由6个参量来描述，即组合0可控性（CC0），组合1可控性（CC1），时序0可控性（SC0），时序1可控性（SC1），以及组合可观性（CO）和时序可观性（SO）。可控性值范围在1～∞之间，可观性值位于0～∞之间。线路度量值越高，控制和观测将越困难。 可控性值的估计： 　　　定义1：欲置节点N值为组合逻辑值0（1），需要对相关节点赋以确定组合逻辑值的最小赋值次数，称为节点N的组合0（1）可控性值，用CC0（N）（CC1（N））表示。 　　　定义2：欲置节点N值为时序0（1），需要对相关节点赋以确定时序逻辑的最小赋值次数，称为节点N的时序0（1）可控性值，用SC0（N）（SC1（N））表示。实际上，时序可控性值提供了控制节点所需的时段数。 为了计算数字系统各节点的可控性值，首先将原始输入的组合可控性值置为‘1’，时序可控性值置为‘0’。然后，从原始输入开始，按照电路描述，用下表列出的标准单元可控性值计算公式，依次计算电路各节点的可控性值。 0 0 1 可观性值的估计： 定义3：为把节点N的信息传播到原始输出，所需最少的组合逻辑值赋值次数叫节点N的组合可观性值，CO（N）表示。 　　　定义4：为把节点N的信息传播到原始输出，所需最少的时序逻辑值赋值次数叫节点N的时序可观性值，SO（N）表示。 　　　为了计算电路各节点的可观性值，首先将原始输出端的可观性值置为‘0’。然后，从原始输出开始，按照下表列出的标准单元可观性值计算公式，用前面已算出的可控性值，即可求出电路各节点的可观性值。 每一个节点给出 (CC0, CC1) 例1：组合逻辑可测性度量 第二级节点的可控性 第三级节点的可控性 给出每一个节点的可观性CO. (CC0, CC1) CO 第二级的可观性 第三级的可观性 例2：时序电路可测性度量