基于FPGA的PCI-Express总线设计.pptVIP

基于FPGA的高速IO技术 PCIe技术简介 基本的I/O概念 单端输入，2个IC间仅用单一的信号连接，该信号与指定的电压范围进行比较，得出逻辑值。 差分信号 差分输入，一对标识为V+和V-的导线来表示。当V+V-时，信号定义成正极信号，当V+V-时，信号定义成负极信号 。 差分信号 很久以来主要是用于长距离传送，而不用于PCB上的芯片间通信 差分信令的发展 随着IC通信速度的提高，系统和IC设计者开始寻找可以处理更高速度的信令方法。 与单端信令相比，差分信令有几点优势： 1.抗干扰能力强 2.能有效抑制EMI 3.时序定位精确 两个IC间的通信的时序模型 有三种用于两个IC间通信的时序模型： 系统同步 源同步 自同步 系统同步（共同时钟/普通时序系统） 时序模型 示意图 源同步的应用背景 在低速通信中，大多数的信号延时都被忽略了，因为与有效时间相比，延时时间很短。但是，随着速度的提高，管理延时越来越困难，甚至最终变得不可能。 改善问题的方法之一及时发送数的同时发送一个时钟副本。这种方法叫源同步。它可以极大的简化时序参数。 源同步结构图与时序图 时序模型 源同步示意图 源同步的缺点 源同步设计导致时钟域数量的剧增。对于具有有限时钟缓冲器的现场可编程门阵列（FPGA）和必须量身定制每个时钟树的专用集成电路（ASIC）等器件来说，这将带来时序约束和分析难题。 对于采用大型并行总线的设计来说，该问题会进一步加重：由于电路板的设计限制，每条数据总线通常要采用一个以上的转发时钟。因此，一条32位总线可能需要4个、甚至8个转发时钟。 调节转发时钟的输出时间，使时钟在数据单元的中间位置发生翻转，因此，数据线和时钟线的长度需要互相匹配。其缺点是，在目的芯片接收到的数据必须从接收时钟域转移到全局芯片时钟域中。 自同步 自同步：两块芯片之间的通信，其中发送芯片产生的数据流同时包括数据和时钟信息 结构框图 时序模型 自同步 自同步接口的三个主要模块分别是： 并串转换（SERDES/MGTs） 串并转换 时钟数据恢复（PLL） 1. 并串转换： 可装载移位寄存器 回转选择器 的简单逻辑图 2.串并转换 串并转换时并串转换的反过程 3.时钟/数据恢复 时钟恢复过程无法产生一个共用时钟或者同数据一起发送时钟。作为代替，由锁相环（PLL）合成出一个与输入串行信号的时钟频率一致的时钟。 锁相环：锁相环是这样的一种电路，它能根据参考时钟和输入信号来产生锁定输入信号的新时钟。 多路复用（multiplexed）在并行通信领域 在并行数据传输中，经常使用额外的控制信号线为数据赋予不同的意义。例如数据时能信号，一起在同一总线上对数据和控制信号的多路选择。 多路复用在串行通信领域 串行域中，标志或标记用于将数据与非数据（通常指空闲数据）区分开来。标志还可用来表示不同的信息类型，如数据信息和控制信息。 千兆位串行I/O产生背景 对宽带和速度的行业要求不断地改进I/O设计。需要不断改进下面的各项参数性能，如： 数据流 引脚数 电磁干扰（EMI） 成本 背板效率 千兆位串行I/O的优势 最大的优势是：速度 从片内/片外、板内/板外或盒内/盒外获取数据时，没有其他的技术可以超过高速串行链路。这种技术的线速范围为1Gb/s~12Gb/s,有效负载范围为0.8Gb~10Gb因此可以进行大量的数据传输。 其他优势： 引脚较少 没有大量的同时开关输出（SSO）问题 EMI较低且成本较低 MGT:千兆位级收发器-----千兆位级串行器/解串器（SERDES）的别名。接收并行数据，并允许在串行链路上进行大带宽数据传输 高速通信下中串行I/O较并行I/O的技术在以下5个发面的优势 1.最大数据流 极端情况下某些大型可编辑逻辑器件具有20个或更多个10Gb串并收发器，可以实现总带宽为200Gb/s的输入和输出。 2.引脚数 将大量数据传入或者传出芯片或电路板时遇到的第一个问题是引脚问题。通常，输入和输出引脚数是有限的。虽然引脚数会随着时间而增加，但缺点总是不够用。使用大量引脚时，电路板设计时间和成本会急剧增加。考虑连接器及电缆的选择和可用性时，连接器的引脚数也非常重要，球形栅格阵列（BGA）封装可能会不方便。 3.同步转换输出 采用单端并行总线时，设计者应考虑同步转换输出（SSO）。因为，其中某些输出会在同一时间翻转，如果出现太多的同步转换，触地反弹会产生大量噪音。 设计者可以在所有I/O上使用差分信号处理技术，以此来消耗SSO技术，但是这样做就会使引脚数翻倍。 如果数据流需求比较适中，设计者可以使用具有适当引脚的并行接口。 4.EMI 时钟越快，放射测试就越难进行，因此，千兆位设计看起来近乎不可能，但是，通常高速串行链路的辐射量比较低速度工作的大型总线低，这还因为运