混合类比数位积体电路实验室.docVIP

應用導向IC設計與系統自動化實驗室 (Application Specific IC Design and System Automation Laboratory) 實驗室簡介 實驗室主持人周哲民教授，曾榮獲美國積體電路電腦輔助會議最佳論文獎中國電機工程學會青年論文獎89年建立本『應用導向IC設計與系統自動化實驗室』，簡稱ASIC SA Lab。實驗室位於國立成功大學自強校區電機館10樓之92A21~25三間實驗室，主要研究方向為網路暨多媒體相關特殊應用之積體電路設計與製作，及VLSI系統設計自動化研究。目前共有博士班學生四名，碩士班學生十二名，及兩名大四直升研究所學生。已畢業博士五名，碩士數十名。畢業學生曾榮獲中國電機工程學會論文獎98年宏碁龍騰博士論文最優獎，99年宏碁龍騰博士論文獎，及2000年教育部全國微電腦硬體設計競賽最優獎, 旺宏金矽獎第一屆半導體設計與應用大賽優勝獎FPGA競賽優等獎2座、及90全國中國工程師學會碩士論文第一名指導教授獎。 實驗室設備包含數十部個人電腦，多台工作站(Ultra2, Ultra10, Ultra30, Ultra60)及邏輯分析儀…等儀器，提供研究過程所需之高速運算功能及VLSI設計之用。軟體方面包含如Cadence、Hspice、Synopsys、Debussy、Xilinx、及Altera等EDA工具，提供電路及系統的模擬及驗證之用。並自行研發FPGA快速軟硬體共同模擬之驗證系統，作為軟硬體系統單晶片(SoC)性能及功能共同模擬驗證之用。 研究概況 指導教授：周哲民博士 本實驗室主要研究領域包含包含多媒體(Multimedia， JPEG、MPEG、MP3、語音辨識)、高速網際網路(High-speed Internet Networking, Switch、ATM)、及無線通訊(Wireless Communication, Routers、Protocols)等應用之相關系統積體電路設計，與其設計自動化之研究( Interface circuit design methodology、Superscale superpipeline design methodology、Low power design methodology、Minimum area design methodology)。以下列舉本實驗室重要研究成果： 模糊邏輯(fuzzy logic)理論之研究與模糊控制器架構實現。 模糊推論是利用符號語言的規則記述來模仿專家的經驗及操作模式，因此用於在預測及控制系統上有很好的效果，我們針對其理論做分析並發展模糊控制硬體架構，完成其晶片設計與製作 (發表於IEEE Trans on VLSI, Jan., 2000)。 發展具高媒體壓縮率之適應性算術編碼演算法與其硬體實現。 算術編碼法的硬體實現不易，而無法應用在一般的傳輸系統中。實現不易的原因在於傳統的算術編碼法必須使用到除法、乘法及加法運算，因此不易達到即時系統之要求。過去專家的研究多數著重於實際運算之化簡以提昇速度，卻都因機率之估計太差，使的壓縮率嚴重降低。因此我們結合前述模糊邏輯(fuzzy logic)以及灰色理論(gray theory)之原理與技巧，完成可因應各種不同特性資料之算術編碼演算法；更進一步提高媒體壓縮率(發表於IEEE Trans on Comm., 1999)。 研發固定寬度(fixed-width)平行乘法器 多媒體訊號處理過程中累乘是最常使用到的功能，然而乘法器卻是最占面積的硬體，針對這個問題我們研發固定寬度(fixed-width)平行乘法器用於上述算術編碼及其他訊號處理晶片之設計，其面積幾乎是一般乘法器的一半；而運算速度卻提升近一倍，但幾乎不會造成效率之下降(發表於IEEE Trans on CS, 1999及2000年中華民國專利)。 研發動態管線(dynamic pipeline)設計演算法。 一般的電路管線化方法中，管線潛伏期(pipeline latency)皆被設為固定值或是某些固定值。然而在許多電路的迴圈中，由於迴圈每一次執行時間可變以及時間相關的資料相依性(time-relative data dependencies)等因素使得事先無法知道其管線潛伏期之大小，而不能以傳統固定潛伏期的方法有效地管線化或者根本無法被管線化。為了解決這個問題，我們研發一個新的迴圈管線化硬體設計法：動態管線化硬體設計方法，它使用可變潛伏期(variant latency)的方式有效地將執行時間可變迴圈管線化 ( 申請中國和美國專利中)。 我們將動態管線用於上述算術編碼及其他訊號處理晶片設計，大量提升晶片運算速度且降低其功率消