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超高速低压CMOS CML缓冲器和锁存器的设计摘要-一个超高速电流模式逻辑（CML）的综合研究和新型再生CML锁存器的设计将会被说明。首先，提出一种新的设计过程，系统地设计了一个锥形的CML缓冲器链。接下来，将介绍两个高速再生锁存电路，能够在超高速数据速率运行。实验结果表明，这种新的锁存结构相比传统的CML锁存电路在超高频率有更高的性能。它也表明，无论是通过实验以及使用效率的分析模型，为什么CML缓冲器优于CMOS反相器在高速低压的应用。引言电信网络传输的数据量迅速增长，最近引起对千兆通信网络的高速电路设计的重视。波分复用（WDM）和时分多路复用（TDM）将是发达国家在下一代传输系统使用的。大量的容量传输实验已经使用每一个通道数据速率为10Gb/s的用于SONET OC-192和40Gb/s的用于SONET OC-768的WDM系统。高速集成电路（IC）技术，具有很高的数据速率，因此用于WDM和TDM系统。纳米CMOS技术的进步已使CMOS集成电路接替砷化镓和InP器件迄今声称的领域。设计一个高速CMOS电路在MOS器件操作非常具有挑战性。在千兆系统块，通信系统需要由利用最少数量有源器件的简单电路来实现。部分在通信收发器处理高速信号的电路块可能要放弃使用pMOS器件，因为它们低劣的单位增益频率。这反过来对超高速电路设计有约束。缓冲器和锁存器是许多有一个通信收发器和一个串行链路的高速块的核心。作为一个千兆通信系统的例子，图1描绘了一个典型的光收发器的框图。前端的电流模式逻辑（CML）的锥形缓冲区链，串行到并行的转换器，时钟和数据恢复（CDR），复用器和解复用器广泛使用高速缓冲器和锁存器。传统的CMOS反相器显示出一些缺点，使得它们不能被广泛使用于高速低压电路。首先，CMOS反相器实质上是一个单端电路。回想一下，在千兆赫的频率范围内，短的片上线充当耦合输电线路。电磁耦合导致了电路中的严重运作失灵，特别是单端电路。此外，在pMOS晶体管中静态CMOS反相器将严重限制电路的最大工作频率。[3]首次推出的CMOS电流模式逻辑风格实施千兆赫MOS自适应管道技术。从那以后被广泛使用，以实现超高速缓冲区[4][5]，锁存器[5]，复用器与解复用器[6]，分频器[7]。比起静态CMOS电路，CML电路可以以较低的信号电压和更高的频率工作在较低的电源电压。但是，CML逻辑风格比起CMOS反相器有更多的静态功率损耗。最近，一直在努力缓解这个缺点[8][9]。尤其是，一种能降低CML缓冲器功耗的技术被用于多阈值CMOS技术（MTCMOS）电路[8]，[8]设计了一个1:82.5Gb/s的解复用器，测试可以节约37%的功率。由于其优越的性能，CML缓冲器是高速应用的最佳选择。因此，需要一个系统的方法来优化设计CML缓冲器CML缓冲器链。本文提出一种系统的CML缓冲器设计的程序，并引入路人两个新的CMOS CML锁存电路。本文组织如下。首先，在第二节中，给出一个简短的静态CMOS反相器的摘要。接着，在第三节中，显示了差分电路的大信号特性。我们将准备学习CMOS缓冲区链的设计（第四节）。第五节讨论锥形CML缓冲区的表现并考虑到设备的不匹配。在第六节，我们说明两个新的能够在0.18mCMOS工艺运行A-GHz时钟信号的CML锁存器。第七节提供各种实验结果，验证设计方法的准确性。最后，第八节提供总结。CMOS缓冲器一个传统的静态CMOS缓冲器如图2（a），输入输出曲线如图2（b）。CMOS反相器有许多优点。假设漏电流很小，CMOS反相器的静态功耗是可以忽略不计的。相比任何其他相同的晶体管大小尺寸的单级缓冲器它表现出最大的小信号增益，因此，是数字电路中理想的信号缓冲器。它显示了技术缩放的最佳性能和大的噪声余量。然而，CMOS反相器有大量的缺点，使它在超高速集成电路中很容易受到限制。首先，pMOS晶体管的使用，降低了电路最大工作频率（带宽）。其次，像任何单端电路，CMOS反相器对环境噪声源高度敏感，如电源，接地噪声，衬底噪声和串扰。在CMOS缓冲器的输出电压开关期间，大电流激增使得大型片负载的波动加剧。噪声源和地线导致噪声容限减少，以及所有连接到相同电源和地轨的预驱动器一个更大的传播延时。如图3（a）和（b），显示的是同时驱动8个使用一个2-pF电容片的CMOS反相器的输入输出电压和电源接地反弹噪声。在每个CMOS反相器中nMOS和pMOS设备的门长宽比分别是20m/0.2m和40m/0.2m。和结合线相连以及衬在引脚框的电感被设定为2nH。结合线电阻是1。很明显，其它和噪声源以及地轨相连的CMOS电路受大量不必要的振动的影响，可能导致错误的逻辑转换。实验在排除片上去耦电容对突出电源影响的情况下进行-关闭CMOS驱动器的性能上的接地反弹。CML缓冲器CML缓冲器基