第7章时序逻辑电路精选.pptVIP

第七章 时序逻辑电路 内容: 7.1 概念 7.2 静态锁存器和寄存器 7.3 动态锁存器和寄存器 7.1 概念 7.1.1 存储机理 正反馈：双稳态 静态：信号可以无限保持 鲁棒性好：对扰动不敏感 对触发脉冲宽度的要求： 脉冲触发宽度须稍大于沿 环路总的传播时间，也即 这两个反相器平均延时的 两倍。 4. 尺寸大 应用受到限制 亚稳态点 Latch（锁存器）与Register（寄存器） Latch 电平灵敏，不是边沿触发 正电平灵敏或负电平灵敏，即当时钟为高（低）电平时，输入的任何变化经过一段时间反映到输出上。 有可能发生竞争现象，只有通过使时钟脉冲宽度小于环路（包括反相器）的传输时间来避免。 基于Latch设计举例 负（N）Latch在 正（P）Latch在 时是透明的 时是透明的 寄存器和触发器 都是边沿触发器件 Register（寄存器）： 存放二进制数据的器件，通常由Latch构成 Flip－flop（触发器）： 任何由交叉耦合的门形成的双稳态电路 7.1.2 时序参数 建立（Set up）时间：tsu 维持（Hold）时间：thold 时钟至输出时间（max）：tclk-q 数据至输出时间（max）：td-q 时钟周期T Register时序参数 Latch时序参数 Latch时序参数 7.1.3 最高时钟频率 7.2 静态锁存器和寄存器 静态锁存器和寄存器的设计 7.2.1 静态锁存器一、写入静态Latch的方法 以时钟作为隔离信号，区分了透明和不透明状态 二、基于Mux的Latch 三、基于（传输门实现的）mux的Latch 尺寸设计容易 晶体管数目多 时钟负载，因而 功耗大 四、基于（传输管实现的）mux的Latch 仅NMOS实现，电路简单，减少时钟负载 有电压阈值损失 7.2.2 寄存器一、主从Latch构成边沿触发的寄存器 二、传输门实现Latch 建立时间、延时和维持时间 延时 clk-q 电压 建立时间 减少时钟负载的主从寄存器 设计复杂性增加：尺寸设计要保证能强制写入 反相导通 三、伪静态锁存器 时钟重叠问题 两相不重叠时钟 7.2.3 触发器 一、基于NOR的RS Latch 二、交叉耦合的NAND构成的CMOS触发器 晶体管尺寸设计 7.3 动态锁存器和寄存器 比静态的Latch和Register简单。 在寄生电容上存储电荷，需要周期刷新。 为不破坏地读信息，需要输入高阻抗的器件。 7.3.1 传输门构成的动态边沿触发寄存器 只需8个晶体管，节省功耗，提高性能 甚至可只用NMOS实现 存在的问题 高阻态的节点容易受到噪声的干扰 漏电影响了低功耗 动态节点的电压并不跟随电源电压变化，从而降低了噪声容限 伪静态 增加一个弱反馈反相器 增加抗噪声能力，同时增加延时 除高性能数据通路，均应使寄存器为静态或伪静态 建立时间、维持时间、延迟时间 一、建立时间 建立时间 建立时间的三种定义方法 二、维持时间 维持时间 维持时间 维持时间 维持时间 保持 强制写入 交叉耦合反相器 +状态写入晶体管 建立时间 建立时间 建立时间 建立时间 建立时间 * * Mux实现 - *