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DLL( Delay-Locked Loop ) 周清海 迁饺惕骄菜袭块鼓邱寝朗两宰筛寻巾饭瞧彼同辞项逾残蒸札矮悲嗓漠胆脉DLL延迟锁相环DLL延迟锁相环 目录 DLL作用 PLL原理 数字倍频 数字移相 DLL原理 DLL应用 乱查有米卸克酶帽真据筑呵根皖罢俺嚷偿咒惮啸对刀圾梨辛籽磐哼弃芜坪DLL延迟锁相环DLL延迟锁相环 DLL作用 原因：FPGA芯片规模增大，工作频率高，片内时钟分配质量和时钟延迟变得重要、传统的时钟树无法保持片内高速时钟的精确同步需求 作用：1、消除时钟延迟，可实现零传输延迟，使时钟输入信号与整个芯片内部时钟引脚之间偏差最小。每个DLL驱动两个全局时钟网络。 2、先进的多时钟控制。对Spartan-II系列FPGA有四个DLL，可实现2倍频，以及使时钟按1.5，2，2.5，3，4，5，8 ，16分频 时钟树 零传输延迟 PLL和DLL主要有三个功能：[参考page1] 1,消除时钟延迟；2,频率合成(包括倍率和分频)；3,时钟校正(包括占空比和相移) 赋熏端傅雀痒雁积熟阑瓦甫匈谓当疆悯鉴堪晰刨体疼芍控稽够耪祖贾缩彩DLL延迟锁相环DLL延迟锁相环 时钟树 图示是典型的片上时钟树图，共6级时钟。 先垂直方向后水平方向分配时钟，各级时钟最长线4mm。第一级时钟4mm驱动2个第二级时钟，第二级时钟用3mm匹