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DDR的PCB设计要求实例介绍 随着嵌入式系统处理能的逐步提高，拥有更高时钟频率和更大存储空间的DDR SDRAM(Double Data Rate SDRAM，以下简称DDR)在新设计中越来越多被使用。 DDR虽然能够给设计带来更好的性能，但是设计者必须比以往的SDRAM设计更小心地处理DDR部分的PCB布线部分，否则不仅不能实现好的性能，整个系统的稳定性也会受到影响。DDR比传统的SDR有更短的信号建立保持时间、更干净的参考电压、更紧密的走线匹配和新的I/O口信号，并且需要合适的终端电阻匹配。 本文以DDR设计实例为基础，根据EDA方面实际的DDR约束方式，从以下几个方面介绍DDR设计相关事项。 一、信号分组及布局布线要求 DDR信号可分为时钟、数据、地址/命令、控制等四个信号组。各信号组介绍如下： 时钟组： 由于采用更高的时钟频率及双沿采样数据的方式，DDR采用差分时钟。差分时钟的走线要求如下：以地平面为参考，给整个时钟回路的走线提供一个完整的地平面，给回路电流提供一个低阻抗的路径。所有的DDR差分时钟信号都必须在关键平面上走线，尽量避免层到层的转换。线宽和差分间距需要参考DDR控制器的实施细则，信号线的单线阻抗应控制在50～60 Ω，差分阻抗控制在100～120 Ω。时钟信号到其他信号应保持在20 mil*以上，防止对其他信号的干扰。蛇形走线的间距不应小于20 mil。 数据组： 数据组包括DQ、DQS、DM。以低8位数据为例，该数据组包括：DQ[7..0]、DQS[0]、DM[0]数据组布线要求如下：以地平面为参考，给信号回路提供完整的地平面。特征阻抗控制在50～60 Ω。与其他非DDR信号间距至少隔离20 mil。 地址、命令组： 地址组包括ADD、BANK、RAS、CAS、WE。该组布线要求如下：保持完整的地和电源平面。特征阻抗控制在50～60 Ω。信号线宽参考具体设计实施细则。信号组与其他非DDR信号间距至少保持在20 mil以上。 控制组： 控制组包括CS、CKE。该组布线要求如下：需要有一个完整的地平面和电源平面作参考。为了防止串扰，本组内信号同样也不能和数据信号在同一个电阻排内。 二、DDR信号等长约束 由于DDR工作频率高，对信号等长有更严格的要求，实际的PCB设计中对所有信号都进行等长控制是不太现实的，也没有这个必要，根据DDR的实际工作方式，仅需要实现如下的等长约束，表1为一个PCB设计说明实例： 表1 DDR等长约束实例 电平标准 时钟频率 信号名称 备注 SSTL_CLASSI 150M CLK_FPGA1_DDR_P CLK_FPGA1_DDR_N DDRII时钟。每对时钟差分信号等长要求：正负信号之间允许偏差10mil SSTL_CLASSI 150M FPGA1_DDR_DQ[31:0] FPGA1_DDR_DQS[3:0] FPGA1_DDR_DM[3:0] 数据组内等长要求公差+/-25mil。 各数据组以时钟线为准，公差+/-500mil。 SSTL_CLASSI 150M FPGA1_DDR_A[12:0] FPGA1_DDR_RAS* FPGA1_DDR_CAS* FPGA1_DDR_WE* FPGA1_DDR_BANK[3:0] 地址命令线等长要求： 对于每片FPGA与DDR。 地址命令组与时钟信号等长公差+/-150mil。 数据组内以DQ[0]为基准，等长控制在25mil以内。各数据组之间，以时钟线为基准，等长差范围设置为 图1 时钟、地址等长约束 图2 数据组等长约束 三、电源 DDR由于电平摆幅小，对参考电压稳定度要求很高，特别是Vref和VTT。 Vtt为终端匹配电阻的电源，由于具有较大的瞬时电流，设计时应考虑电源额定电流，对于一片DDR负载，往往在2A到3A，布线时需铺平面，如果走线则线宽大于应250mil。Vtt的去耦电容尽量靠近匹配电阻，一般按照两个电阻对应一个电容，如果空间够考虑增加电容。 四、匹配 由于DDR信号具有较高翻转率，为了获得更好的信号完整性(减小信号过冲、反射等)，，以Cyclone系列芯片支持的差分电平标准SSTL CLASSISSTL CLASSII为例，： 图3 SSTL CLASS I差分信号匹配 图4 SSTL CLASS II差分信号匹配 1．有效的利用DDR内置的ODT，这样既节约PCB空间，又能够获得更好的匹配效果。 2．使用FPGA做控制器时，在允许的情况尽量使用小的I/O口驱动电流，一方面减小信号过冲，另一方面可延长DDR的使用寿命。 3．如果DDR使用较高时钟频率，可以考虑只使用终端电阻匹配，因为源端串联电阻会减慢信号翻转速度。 4．当使用多片DDR并联工作时，布线应注意走线的STUN(