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软件辅助教学在数字集成电路教学中的应用 　　摘要：伪逻辑电路是数字集成电路设计教学中的难点。伪PMOS逻辑电路的输出一般会连接反相器进行电平调整，但是输出反相器的存在也带来了静态功耗的问题，需要引入电平拉升电路进行电平的补偿。电平拉升实现了输出高电平接近电源电压Vdd，但是也带来了新的问题，就是存在无法翻转到低电平的可能，需要仔细地设计电路中每个元件的尺寸，来实现逻辑的正确。 　　关键词：数字集成电路；PSPICE；反相器 　　中图分类号：G642.0 文献标志码：A 文章编号：1674-9324（2016）38-0033-02 　　引言： 　　伪逻辑数字电路是数字集成电路课程教学中的重要部分[1-4]。由于伪PMOS逻辑电路的分析极为复杂，其涉及到反馈电路、有比电路以及各个元件之间的相互影响，在教学的时候不易掌握。老师找不到很好的方法来进行教学，学生听起来也是摸不着头脑。PSPICE软件的引入为伪逻辑数字电路的讲解提供了一个极为有效的辅助手段，其能够给出清晰的物理图像，让学生对电路各个部分的瞬态特性、中间态等特性有清楚的了解，从而帮助学生高效地进行电路的学习。 　　一、数字集成电路的PSPICE模拟实例 　　本文以数字集成电路课程中的伪PMOS逻辑电路为例，介绍如何利用PSPICE软件建立相应的仿真电路，并进行静态和瞬态仿真，查看仿真波形，并对结果进行分析。 　　1.伪PMOS逻辑电路原理。伪PMOS技术构建的反相器逻辑电路如下图1（a）所示： 　　当输入信号Vin为高电平并且等于Vdd时，PMOS关断，NMOS管导通。此时在Vx和接地点之间存在一个直接通路，形成一个稳定的低电平输出。相反，当输入电压为低电平（0V）的时候，NMOS和PMOS导通都导通。在Vdd和Vx之间存在一个电压分压，产生了一个高电平的输出电压。这个电路具有反向逻辑的功能。和CMOS逻辑不同，伪PMOS逻辑只有上拉网络，没有下拉网络。这样可以减少使用晶体管的数量。 　　2.电路原理图绘制。PSPICE软件使用Capture CIS进行电路原理图的绘制。Capture CIS窗口截图如图2所示。 　　在Capture CIS的窗口自上而下分别为菜单栏、仿真栏和原理图编辑窗口，窗口的右侧是电路元件选择栏；其中各个元器件调用时通过点击电路元件选择栏里的Place Part按钮来实现。在Place Part打开元器件库以后，可以手动添加各种不同的电子元件。各大电子元器件公司都提供了支持PSPICE的元件库，可以到各大电子元器件公司的主页上下载。 　　二、数字集成电路的PSPICE模拟实例 　　1.伪PMOS逻辑的电压传输特性。本文采用0.25微米工艺参数进行器件模拟。根据工艺参数的要求，在普通数字集成电路的设计中，NMOS一般做最小尺寸设计，也就是NMOS沟道长度Ln=0.25微米，最小沟道宽度Wn一般为最小沟道长度的1.5倍，所以最小沟道宽度Wn=0.375微米。PMOS沟道长度一般也为工艺最小值Lp=0.25微米，这样进行伪PMOS反相器设计的时候，只需要调整PMOS沟道的宽度Wp的大小，这样设计变量大大减小，降低了设计的复杂度。 　　图3是对伪PMOS逻辑反相器的电压传输特性仿真。图3中标记a、b、c分别对应于PMOS沟道宽度Wp为1.125微米、2.5微米、3.625微米。从图中可以看到：当PMOS沟道宽度Wp小于2.5微米时，输出高电平迅速下降。 　　可以看到一个伪PMOS逻辑电路存在高电平达不到Vdd的问题。经过多级逻辑的串联，输出高电平信号将逐渐降低。这会导致芯片内部逻辑错误的出现，是不允许出现的。因而必须在两个伪PMOS逻辑电路之间插入一个CMOS反相器来进行电平信号再生。但是也引入了静态功耗和噪声容限降低的问题。 　　2.伪PMOS反相器的瞬态仿真。图4的瞬态响应表示一个PMOS正在对输出电容充电。假设节点X开始为0V。我们观察到输出开始时充电很快，但在瞬态过程快结束时却很慢。图4中标记a、b、c的曲线分别对应于PMOS沟道宽度Wp为0.75微米、1.125微米、1.875微米。从图中可以看到，随着晶体管尺寸的减少，晶体管等效电阻增加，从而导致X节点的输出高电平迅速降低，这容易导致逻辑错误的出现。 　　3.伪PMOS反相器的电平拉升。解决电压下降的方法是使用电平拉升电路（图1b部分电路），这是把一个PMOS（Mr）连入反馈电路中。PMOS器件的栅极连接到反相器的输出端，他的漏极连接反相器的输入端，而源极和电源Vdd相连接。假设节点X为0V。如果输入Vin从Vdd翻转到0，Mp只将节点X充电到比阈值电压Vm高的电压水平。然而这足以把反相器的输出切换到低电平，使得反馈器件Mr导通，从而使得节点X和电源Vdd