第5章存储器系统讲解.ppt

* * Cache的工作原理 块号 块内地址 块号 块内地址 CPU 地址变换 cache 主存地址 cache地址 主存 CPU 命中 未命中 Cache已满 Cache 未满 访主存 装入 cache 访主存 替换 cache * 在CPU更新了高速缓存中某一存储位置的内容后，若对应的主存储器相应位置的内容未立即更新，则稍后新取入高速缓存的数据很可能正好存入刚被CPU更新过的高速缓存位置。这种情况称为高速缓存更新内容丢失。为防止这种现象发生，可采用通写（write-through）与回写（write-back）两种方式处理。 数据一致性问题 * 通写方式：每当CPU对高速缓存某一位置进行写操作时，高速缓存控制器会立即将这项新内容写入主存储器所对应的位置内。 回写方式: 高速缓存的每一存储块的标志字段上都附有一更新位。若高速缓存某一存储块所含的数据曾被CPU更新过，但未同时更新主存储器的对应位置内容时，则该块的更新位的值置为1。每当要将新的内容写入高速缓存的一个存储块时，高速缓存控制器即检查该块的更新位。若为0，则直接写入；否则，先将该存储块现有内容写回主存储器对应位置后，再将新内容写入该存储块。 数据一致性问题 * 一级Cache，也称初级(Primary, L1)Cache，它处于CPU内部，容量较小，一般为8~64KB 速度极快，几乎和处理器的速度相同 一级Cache有两种组织方案：一种是联合型Cache(指令和数据共用)；一种是独立型Cache(指令和数据单独存放) 一级Cache * 二级(Secondery, L2)Cache比一级Cache速度稍慢，容量较大，一般为64KB~2MB 二级Cache设置的位置有两种：一种是直接置于主板上；一种是将之与CPU封装在一起，但与CPU不在同一电路 二级Cache * 三级(L3)Cache可以看作是对二级Cache的缓冲 三级Cache的主要作用是缩短主存的延迟，提高CPU对大量数据的处理能力 三级Cache * 结 束 * * * * * * * * * 1. DRAM的单管存储单元电路 由一个MOS管和一个电容组成 写入：行选择有效，T1导通，写入信息送上数据线，列选择有效，T2导通，信息写入存储电容C 读出：与写入类似，行列选通，T1T2导通，C上的信息送上数据线 刷新放大器 行选择 列选择 数据I/O线 C T 1 T2 * 存储矩阵 地址总线 I/O缓冲器 数据总线 读写控制/动态刷新电路 RAS# 地址锁存器 CAS# WE# 2. DRAM芯片的结构 * 3. 芯片实例—Intel 2118 DRAM 存储容量为16K×1 16个引脚： 7根地址线A6～A0 数据输入输出信号Din，Dout 行列选通信号RAS*，CAS* 读写WE* NC DIN WE RAS A0 A2 A1 VDD VSS CAS DOUT A6 A3 A4 A5 NC 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 2118 DRAM2118的内部结构 * 4. 动态RAM的刷新 （1）动态RAM为什么要进行刷新 动态RAM是利用电容C上充积的电荷来存储信息的。当电容C有电荷时，为逻辑“1”，没有电荷时，为逻辑“0”。但由于任何电容都存在漏电，因此，当电容C存有电荷时，过一段时间由于电容的放电过程导致电荷流失，信息也就丢失。因此，需要周期性地对电容进行充电，以补充泄漏的电荷，通常把这种补充电荷的过程叫刷新或再生。 刷新放大器 行选择 列选择 数据I/O线 C T 刷新方法 尽管对各个基本存储电路在读出或写入时都进行了刷新，但对存储器中各单元的访问具有随机性，所以需要系统地对存储器进行定时刷新。 逐行刷新 利用DRAM内部的行地址生成器（也称刷新计数器）每次选择一行，用来自动地依次生成行地址，一行中的基本存储电路存储的信息被选通到各自的读出放大器进行放大锁存。由于没有行列选通，没有真正的输出，而是把锁存的信息再写回原来的基本存储电路，实现刷新。 * * 刷新时间间隔 刷新时间间隔：目前大多数厂家给出的参数是，基本存储电路中电容上的数据有效保存时间上限是64ms，即行的刷新循环周期为64ms。 * §5.4 存储器的组成 5.4.1 存储器芯片的扩充 在组成微机系统的存储器模块时，需要位数少、容量小的存储器芯片来组成存储器模块。 存储器的组成包括存储器位数的扩充和容量的扩充，用小容量的存储器模块来组成合适的存储器。 * 1. 位数的扩充 位数的扩充是指存储芯片的位数不够，需对每个存储单元的位数进行扩展。 CS WE A0~A9 D0~D7 CS WE D0~D3 A0~A9 D0~D3 U1 U2 CS WE D4~D7