EDA课设【DOC精选】.docVIP

存档资料 成绩: 华东交通大学理工学院 课 程 设 计 报 告 书 所属课程名称 实用EDA技术与VHDL教程 题 目 　8位16进制频率计设计 分 院 　　电 信 分 院 　 　 　 专业班级 通信工程二班 学　　号 　　 　 学生姓名 　　 　 　　 指导教师 　　　 2015年6月24日  课程设计（论文）评阅意见 序号 项 目 等级 优秀 良好 中等 及格 不及格 1 课程设计态度评价 2 出勤情况评价 3 任务难度 4 工作量饱满评价 5 设计中创新性评价 6 论文书写规范化评价 7 综合应用能力评价 8 综合评定登记 评阅人 2015年 月 日  目 录 一、设计任务与要求 4 二、设计系统的概述 4 三、总体电路图 5 四、课设使用设备 6 五、 功能模块 6 1、测频控制电路 6 2、32位锁存器REG32B 9 3、32位计数器COUNTER32B 11 4、频率计顶层文件 14 六、硬件调试及结果分析 17 1、测频控制电路 17 2、32位锁存器 18 3、 32位计数器 18 4、 8位16进制频率计 18 七、 设计体会 19 八、 参考文献 20 一、设计任务与要求 1、用EDA技术设计并实现8位十六进制频率计，及设计一个基于VHDL的八位十六进制频率计，学习较复杂的数字系统设计方法。书面报告包括工作原理，工作模块图，仿真波形图和问题分析。 2、分别仿真测试模块1,、2和3，在结合模块4完成频率计的完整设计和硬件实现，并给出其测频时序波形及其分析。 3、将频率计改为8位10进制频率计，注意此设计电路的计数器必须是8个4位的10进制计数器。此外注意在测频速度上给予优化。 二、设计系统的概述 原理：根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的输入信号脉冲计数允许的信号；1秒计数结束后，计数值被锁入锁存器，计数器清0，为下一测频计数周期做好准备。测频控制信号可以由一个独立的发生器来产生。在一个标准信号的周期中计数出待测信号的周期，从而得出待测信号的周期，进而得到待测信号的频率。通过待测信号与标准信号比较，而输出的8位16进制数或8位10进制数就是待测信号的频率值。 （1）FTCTRL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计中的32位二进制计数器COUNTER32B的ENABL使能进行同步控制。 （2）当CNT_EN高电平时允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前一秒钟的计数值锁存进各锁存器REG32B中，并由外部的十六进制7段译码器译出，显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的清零信号而不断闪烁。 （3）锁存信号后，必须有清零信号RST_CNT对计数器进行清零，为下一秒的计数操作作准备。 （4）、8位16进制频率计 由一个测频控制电路、一个32位锁存器和一个32位计数器组成。 三、总体电路图 四、课设使用设备 1、PC机一台 2、GW48-PK4试验系统一台 3、下载器 4、连接线若干 功能模块 1、测频控制电路 设计频率极的关键是设计一个测频率控制信号发生器，产生测量频率的控制时序。 VHDL程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY FTCTRL IS PORT(CLKK:IN STD_LOGIC; CNT_EN:OUT STD_LOGIC; RST_CNT:OUT STD_LOGIC; Load:OUT STD_LOGIC ); E