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URISC系统实现实验报告 姓名：夏巧桥 学号：200531200177 专业：电子信息工程 一． 实验目的 1. 学习复杂数字系统的设计，调试和检测 2. 实现URISC系统的设计 二． 实验设备与软件平台 微型计算机，GW48-CK，Quartus || v5.0 三.实验步骤 各模块分述如下 1.程序计数器PC：保持下一单位时间要执行的指令所在的地址 实现如下： module PC(pcout, pcin, pcdin, pcdout, clk); //程序计数器模块 output[7:0] pcdout; //output[7:0] regout; input[7:0] pcdin; input pcin,pcout,clk; reg[7:0] pctemp,pcdout; //wire[7:0] regout; wire[1:0] pcctrl; assign pcctrl={pcin,pcout}; //assign regout=pctemp; always@(posedge clk) case(pcctrl) 2b10:begin pctemp=pcdin; end 2b01:begin pcdout=pctemp; end 2b11:begin pctemp=pcdin; pcdout=pctemp; end default:; endcase endmodule 2.数据寄存器MDR以及地址寄存器MAR 提供URISC处理器与存储器之间的接口 module MDR(//dinout, mdrout, mdrin, acc_result, dout, clr, datain, dataout, read, write, clk ); //数据寄存器模块 output[7:0] dataout; input[7:0] datain; input read,write; output[7:0] dout; //inout[7:0] dinout; input[7:0] acc_result; input mdrin,mdrout,clr,clk;//,direction; reg[7:0] dout,data; //reg[7:0] dinout; wire[2:0] mdroi; wire[7:0] dataout; assign mdroi={mdrout,mdrin,read}; assign dataout=write?data:8hzz; //parameter memtomdr=1,mdrtomem=0; always@(posedge clk or negedge clr) begin if(!clr) data=8 else begin case(mdroi) 3b000:dout=8hzz; 3b001:begin data=datain; dout=8hzz; end 3b010:begin data=acc_result; dout=8hzz; end 3b011:begin data=datain; dout=8hzz; end 3b100:dout=data; 3b101:begin data=datain; dout=data; end 3b110:begin data=acc_result; dout=data; end 3b111:begin data=datain; dout=data; end default:; en