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第6章 80x86微处理器结构 基于学习汇编语言编程的需要微处理器微处理器、寄存器组、80x86系列的由于PC机性能提高美国Intel公司从20世纪70年代开始研制系列的微处理器称80x86微处理器。80x86系列微处理器80386、80486、Pentium等微处理器。这类档次微处理器是目前近代PC首选的主流CPU 。它们的处理能力表现在对各种数据、文字、图形、图像、语音等信息能进行有效地加工。在存储管理技术上采用分段，分页或不分页的虚拟存储体系，物理寻址能力可达4GB和64GB之多，并且支持多任务和多用户，非常适合近代各种操作系统的需求。 6-1 80386微处理器 80386是Intel公司1985年研制出的一个32位微处理器， 6-1-1 CPU结构 如图6-1-l所示，80386微处理器主要由总线接口部件BIU(Bus Interface Unit)、指令译码部件IDU(Instruction Decode Unit)、指令预取部件IPU(Instruction Prefetch Unit)、执行部件EU(Execution Unit)、段管理部件SU(Segment Unit)和页管理部件PU(Paging Unit)六个部分组成。概括地讲，中央处理器可以由指令预取部件IPU、指令译码部件IDU和执行部件EU构成；存储管理部件MMU包括段管理部件SU和页管理部件PU两部分。微处理器采用六级流水线方式工作，使得各部件的工作几乎在同一时刻并行完成，指令执行不需要等待。 总线接口部件BIU 总线接口部件是用来提供CPU与外部环境通讯的高速接口。它用来产生访问I／O端口所需的地址、数据和命令信号，以及协调CPU与协处理器之间控制。例如，指令预取部件从存储器中取指令请求、执行部件作数据传送的请求等，BIU会根据优先权对这些请求作出仲裁进行服务。BIU在仲裁操作时，与当前总线的操作是重叠进行的。因此，它同时可以为总线操作提供下一个所需的信号。 指令预取部件IPU 指令预取部件负责从存储器中取出指令，按顺序存放到一个16字节长的预取指令队列中，以便在CPU执行当前指令的同时，让指令译码器部件对后续指令进行译码。这样，提前译码若发现指令代码是转移指令，则可以提前通知BIU及时预取转移目标代码，从而减少了指令执行地址的不连续性带来的影响。 指令队列设有预取指令的指针，每当预取指针部分有空时，或者发生指令转移操作以后，IPU就自动向总线接口部件发出总线请求。只要是总线空闲，IPU就从存储器预取指令并将指令队列填满。 指令译码部件IDU 指令译码部件从IPU的指令队列中取出指令进行译码，并将译码的结果存入一个三字长的FIFO(First Input First Output)译码指令队列中，等待执行部件来处理。FIFO译码指令队列可以容纳三条指令，它包含指令字域的所有内容，因此，执行部件可以直接执行这些指令。一旦FIFO译码指令队列有部分空闲，IDU就会从指令队列中取后续指令进行译码填充FIFO译码指令队列。 执行部件ELI 执行部件包括一个32位的算术运算单元ALU、8个32位的通用寄存器和一个64位的圆桶式移位器。这个移位器可以在一个时钟周期内多次移位，是实现高速乘除法运算的关键子部件。此外，执行部件还包含ALU的控制部分和保护测试部分。分别用来加快有效地址的形成，以及检查指令代码是否发生违犯分段规则的情况。而这部分的工作与当前指令的执行时间也是重叠进行的。 段管理部件SU 段管理部件的功能是按执行部件的请求，将逻辑地址转换成线性地址。 页管理部件PU 页管理部件的功能就是将线性地址转换成物理地址。若页管理部件不使用的话，则线性地址就是物理地址无需转换。为加快存取的访问速度，还提供了页面地址转换旁路缓冲器TLB(Translation Lookaside Buffer)。这样，从逻辑地址到物理地址的转换，全过程仅需二个时钟周期就可以完成。其中，页面操作不需另外添加时钟周期，因为TLB的作用使得地址转换及计算可以在同一个时钟周期内执行。 在80386微机系统中，存储器也是按段划分，每个段含有若干个页，每个页为4KB，程序或数据以页为单位进行存取。每个段的最大容量为4GB，一个任务可以有16K个段。这样，虚拟存储的空间最大有64TB。这种段页式的存储结构为程序模块化结构提供了条件，同时，也便于模块之间的保护。另外，系统中还设置有高速缓冲存储器(Cache)。 80386。能够在实地址方式、保护方式和虚拟8086(V86)方式下工作。实地址工作方式时，80386就如同8086那样分段存储结构、每个段最大为64KB、内存最大空间为1MB。另外，操作数长度系统默认为16位。而保护方式则是为多用户多任务环境设计的，因此，可访问的