第四讲 VHDL设计初步.ppt

简介－－背景 美国国防部在80年代初提出了VHSIC（Very High Speed Integrated Circuit）计划，其目标之一是为下一代集成电路的生产，实现阶段性的工艺极限以及完成10万门级以上的设计，建立一项新的描述方法。1981年提出了一种新的HDL，称之为VHSIC Hardware Description Language，简称为VHDL，这种语言的成就有两个方面： 描述复杂的数字电路系统 成为国际的硬件描述语言标准 VHDL的优点 用于设计复杂的、多层次的设计。支持设计库和设计的重复使用 与硬件独立，一个设计可用于不同的硬件结构，而且设计时不必了解过多的硬件细节。 有丰富的软件支持VHDL的综合和仿真，从而能在设计阶段就能发现设计中的Bug，缩短设计时间，降低成本。 更方便地向ASIC过渡 VHDL有良好的可读性，容易理解。 VHDL与计算机语言的区别 运行的基础 计算机语言是在CPU＋RAM构建的平台上运行 VHDL设计的结果是由具体的逻辑、触发器组成的数字电路 执行方式 计算机语言基本上以串行的方式执行 VHDL在总体上是以并行方式工作 验证方式 计算机语言主要关注于变量值的变化 VHDL要实现严格的时序逻辑关系 2选1多路选择器的VHDL描述 实体声明格式 结构体表达 ARCHITECTURE arch_name OF e_name IS (说明语句) BEGIN （功能描述语句） END arch_name; 顺序语句 并行语句 顺序语句 特征： 顺序语句只能出现在进程或子程序、块中 顺序语句描述的系统行为有时序流、控制流、条件分支和迭代算法等 顺序语句用于定义进程、子程序等的算法 顺序语句的功能操作有算术、逻辑运算，信号、变量的赋值，子程序调用等 并行语句 用VHDL语言设计的结构体，是由一个以上的并行语句构成。 结构体中的多个并行语句的书写顺序无关紧要。 结构体书写的一般形式为 ARCHITECTURE　结构体名　OF　实体名　IS －说明语句 BEGIN －并行语句 －并行语句 END　ARCHITECTURE　结构体名； 1.实体表达 ENTITY、IS、PORT和END ENTITY都是描述实体的关键词，在实体描述中必须包含这些关键词，编辑中，关键词不分大写和小写。 3.PORT语句和端口信号名 描述电路的端口及其端口信号必须用端口语句port（）引导，并在语句结尾处加分号。 4.实体－－端口的模式 输入（Input） 输出（Output） 双向（Inout）：可代替所有其他模式，但降低了程序的可读性，一般用于与CPU的数据总线接口 缓冲（Buffer）：与Output类似，但允许该管脚名作为一些逻辑的输入信号 Out与Buffer的区别 Entity test1 is port(a: in std_logic; b,c: out std_logic ); end test1; architecture a of test1 is begin b = not(a); c = b;--Error end a; 5.数据类型BIT BIT数据类型的信号规定的取值范围是逻辑位‘1’和‘0’。 在VHDL中，逻辑位0和1的表达必须加单引号，否则在VHDL综合器将0和1解释为整数数据类型。 BIT数据类型的定义包含在VHDL标准程序包STANDARD中，而程序包STANDARD包含于VHDL标准库STD中。 6.结构体（Architecture） 描述实体的行为 结构体有三种描述方式 行为描述(behavioral) 数据流描述(dataflow) 结构化描述(structural) 结构体－－行为描述 Architecture behavioral of eqcomp4 is begin comp: process (a,b) begin if a=b then equal = ‘1’; else equal =‘0’; end if; end process comp; end behavioral ; 结构体－－数据流描述描述输入信号经过怎样的变换得到输出信号 Architecture dataflow1 of eqcomp4 is begin equal = ‘1’ when a=b else ‘0’; end dataflow1; Architecture dataflow2 of eqcomp4 is begin equal =