PFGA期末考试试卷c卷.docVIP

三1. 为什么IEEE修订了新的数据类型STD_LOGIC？ 2 分别指出如下的VHDL描述是否可综合？说明理由。(1) architecture beh2 of mux2 isbegin with sel_0 select q= a after 10ns when‘0’; b after 10ns when others;end beh2;(2) process(a ,b)begin c1= not a; c2=a and b;end process; (3) processbeginwait on a ;C= not a;end process;(4) process (clk) beginif (clk’event and clk=‘1’) then q= d; else q= a;end ifend process;3.传统设计方法和EDA设计方法的主要的不同点？ 4.现代数字系统常用设计方法有哪些？ 5.VHDL语言可以把任意复杂的电路系统视作一个模块，一个模块可主要分为哪三个组成部分？ 6.VHDL语言有哪些主要的描述方式是什么？ 7.PLD器件按照编程方式不同，可以分为哪几类？8.PLD器件的编程模式可以分为哪两大类。两大类的特点是什么？ 9.请问基于乘积项结构的CPLD和基于查找表结构的FPGA在性能上有的主要不同点？ 10.为什么在FPGA构成的数字系统中要配备一个PROM或E2PROM?11.FLEX10K系列的FPGA结构由哪几部分组成？每部分实现什么功能?12.使用VHDL语言设计数字系统有什么优点？ 13.说明VHDL语言中Signal与Variable的区别？ 六1.设计一个序列检测器，采用VHDL语言编写。2.设计一4-2编码器（10分）3.设计一异步复位、模60计数器（10分）4.试编写序列发生器的VHDL语言程序。5.采用VHDL语言描述该电路6.编写16选1数据选择器的VHDL源程序。设电路的16位数据输入为A[15..0]，使能控制端为ENA，高电平有效，数据选择输出为Y。7.编写8位二进制数据比较器的VHDL源程序。设电路的两个8位二进制输入为A[7..0]和B[7..0]，当A[7..0]B[7..0]是时输出GT=1,当A[7..0]B[7..0]是时输出LT=1,当A[7..0]=B[7..0]是时输出EQ=1。8.采用VHDL语言描述该电路。9.下表为双向数据缓冲器的功能表，根据该功能表采用VHDL语言编写双向数据缓冲器（a位宽8）。EnDr功能00a=b01b=a1X三态 10.采用VHDL语言描述该电路11.编写程序（10分） 试编写上升沿触发的D触发器的VHDL语言程序。12.编写程序（10分）试编写下降沿触发的D触发器的VHDL语言程序。问答题答案：1.在VHDL的标准数据类型“BIT”，它是一个逻辑的数据类型。这个类型取值只能是“0”和“1”，由于该类型数据不存在不定状态‘X’，故不便于仿真。另外，由于它不存在高阻状态，因此也很难用它来描述双向数据总线。2.（1）不可以综合，因为after 10ns这个语句只能用于仿真，不能进行综合（2） 可以综合。1. 不可以综合，wait on语句不能综合。2. 不可以综合，if (clk’event and clk=‘1’) then描述不能有else项3.传统设计方法和EDA设计方法的主要的不同点？ 传统设计方法 EDA设计方法 自底向上 自顶向下 手动设计 自动设计 原理图方式设计 原理图,VHDL语言等多种设计方式 系统功能固定 系统功能易变 不易仿真 易仿真 设计周期长 设计周期短4．原理图、HDL语言、波形图、状态机、功能模块输入法、IP芯核5．程序包、实体、结构体6．行为描述、结构描述7，可以分为一次性编程，浮栅编程和无限次编程（SRAM编程）器件。8．PLD器件的编程模式可以分为两大类主模式和从模式。主模式是由起主导作用的PLD器件引导编程操作过程。而从模式由计算机、微处理器或其它主导可编程逻辑器件控制编程的过程。9．乘积项结构的CPLD是浮栅编程，非易失性器件，采用连续布线，布线延时可以精确预测，工作速度较僈，功耗较高