《EDA技术与Verilog设计》第5章Verilog设计初步.pptVIP

第5章 Verilog设计初步 5.1 Verilog简介 Verilog语言是1983年由GDA（Gateway Design Automation）公司的Phil Moorby首创的，之后Moorby又设计了Verilog-XL仿真器，Verilog-XL仿真器大获成功，也使得Verilog语言得到推广使用。 1989年，Cadence收购了GDA 1990年，Cadence公开发表了Verilog HDL，并成立了OVI组织（Open Verilog International）专门负责Verilog HDL的发展。 Verilog于1995年成为IEEE标准，称为IEEE Standard 1364-1995（Verilog-1995） IEEE“1364-2001”标准（Verilog-2001）也获得了通过，多数综合器、仿真器都已经支持Verilog-2001标准 5.2 Verilog设计举例 Verilog程序的特点 （1）Verilog程序是由模块构成的。每个模块的内容都嵌在module和endmodule两个关键字之间；每个模块实现特定的功能；模块是可以进行层次嵌套的。 （2）每个模块首先要进行端口定义，并说明输入和输出口(input、output或inout)，然后对模块的功能进行逻辑描述。 （3）Verilog程序书写格式自由，一行可以写几个语句，一个语句也可以分多行写。 （4）除了endmodule等少数语句外，每个语句的最后必须有分号。 （5）可以用 /*……*/ 和 //…… 对Verilog程序作注释。好的源程序都应当加上必要的注释，以增强程序的可读性和可维护性。 Verilog 模块的模板 module 顶层模块名 (输入输出端口列表); output 输出端口列表; //输出端口声明 input 输入端口列表; //输入端口声明 /*定义数据，信号的类型，函数声明*/ reg 信号名； //逻辑功能定义 assign 结果信号名=表达式； //使用assign语句定义逻辑功能 //用always块描述逻辑功能 always @ (敏感信号表达式) begin //过程赋值 //if-else，case语句 //while，repeat，for循环语句 //task，function调用 end //调用其他模块 调用模块名module_name 例化模块名 (端口列表port_list ); //门元件例化 门元件关键字 例化门元件名 (端口列表port_list); endmodule 5.4 Verilog语言要素 Verilog 程序由符号流构成，符号包括 空白符（White space） 注释（Comments） 操作符（Operators） 数字（Numbers） 字符串（Strings） 标识符（Identifiers） 关键字（Keywords）等 ◆ 整数 ◆ 实数 ◆ 字符串 整数（integer） 整数按如下方式书写： +/-size basevalue 即 +/-位宽进制数字 size 为对应二进制数的宽度；base为进制；value是基于进制的数字序列。 进制有如下4种表示形式： ◆ 二进制（b或B） ◆ 十进制（d或D或缺省） ◆ 十六进制（h或H） ◆ 八进制（o或O） 整数（integer） 字符串（Strings） 字符串是双引号内的字符序列。 字符串不能分成多行书写。例如： INTERNAL ERROR 字符串的作用主要是用于仿真时，显示一些相关的信息，或者指定显示的格式。 5.6 数据类型 Verilog有下面四种基本的逻辑状态。 ◆ 0：低电平、逻辑0或逻辑非 ◆ 1：高电平、逻辑1或“真” ◆ x或X：不确定或未知的逻辑状态 ◆ z或Z：高阻态 Verilog中的所有数据类型都在上述4类逻辑状态中取值，其中x和z都不区分大小写，也就是说，值0x1z与值0X1Z是等同的。 5.8 向量 1．标量与向量 宽度为1位的变量称为标量，如果在变量声明中没有指定位宽，则默认为标量（1位）。举例如下： wire a; //a为标量 reg clk; //clk为标量reg型变量 线宽大于1位的变量（包括net型和variable型）称为向量（vector）。向量的宽度用下面的形式定义： [msb : lsb] 比如： wire[3:0] bus; //4位的总线 2．位选择和域选择 在表达式中可任意选中向量中的一位或相邻几位，分别称为位选择和域选