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或非门组成的RS触发器 主从JK触发器逻辑功能分析 1.分析时钟CP的作用。 2.分析时钟CP和输入共同作用下的状态变化。 结论 主从JK触发器逻辑功能分析 1.分析时钟CP的作用。 2.分析时钟CP和输入共同作用下的状态变化。 (1) J=1, K=1 作业 10.6 10.8 10.3 计数器 基本逻辑功能:计数器能够累计输入时钟脉冲的个数 10.3.1二进制计数器 计数器的输出码按照二进制加法或减法的规律变化, 如二进制加法计数器,其规律是“逢二进一”。 一个触发器可以表示一位二进制数，如要表示n位二 进制数，就需要n个触发器。 n位二进制计数器所能表示的状态数最多为N=2n个， 而所能表示的最大十进制数为2n -1个。如n=4，则状态数 最多为16个，最大十进制数为15。 返回 1.异步二进制加法计数器 所谓异步, 是指当多位触发器发生状态变化时, 在时间上不同步。其原因是各触发器的时钟脉冲端 没有连接在一起。 所谓同步，是指当多位触发器发生状态变化时,在时间上同步，其原因是各触发器的时钟脉冲端连接在一起。 返回 0 0 0 0 0 0 1 0 0 0 1 1 2 0 0 1 0 2 3 0 0 1 1 3 4 0 1 0 0 4 5 0 1 0 1 5 6 0 1 1 0 6 7 0 1 1 1 7 8 1 0 0 0 8 9 1 0 0 1 9 10 1 0 1 0 10 11 1 0 1 1 11 12 1 1 0 0 12 13 1 1 0 1 13 14 1 1 1 0 14 15 1 1 1 1 15 16 0 0 0 0 0 C 二 进 制 数 Q3 Q2 Q1 Q0 十进制数 四位二进制加法计数器状态表 返回 Q3 Q2 Q1 Q0 J J J J K K K K 计数脉冲C RD清零 Q3 Q2 Q1 Q0 C 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 由主从型JK触发器组成的四位异步二进制加法计数器 Q Q Q Q 返回 不同的CP 2.同步二进制加法计数器 Q2 Q3 Q1 Q0 J J J J K K K K 清零 计数脉冲 F0 F1 F2 F3 返回 从触发器 主触发器 Q Q Q Q J K S R RD SD 1 CP=0 0 1 1 S R CP=0时，封锁了主触发器，开通了从触发器。 0 1 若主触发器输出为0，则从触发器输出也为0 。 若主触发器输出为1， 则从触发器输出也为1 从触发器 主触发器 Q Q Q Q CP J K S R RD SD 1 CP=0 1 0 1 S R 1 0 在CP=0期间，从触发器与主触发器输出状态一致。 从触发器 主触发器 Q Q Q Q J K S R RD SD 1 CP=1 1 0 1 S R CP=1时，若主触发器输出为0； 0 1 则从触发器输出不一定为0 。 CP=0 在CP=1期间，封锁从触发器输入状态；开通主触发器输入。 在CP=0期间，从触发器与主触发器输出状态一致。 小 结 在CP=0期间，封锁主触发器输入状态；开通从触发器输入。 在CP=1期间，封锁从触发器输入状态；开通主触发器输入。 从触发器 主触发器 Q Q Q Q CP J K S R RD SD 1 (1) J=1, K=1 设Qn = 0 CP=0 0 1 1 1 1 0 1 S R CP=0 主触发器状态不变从触发器状态也不变 且与主触发器状态相同，即Q = 0 0 1 从触发器 主触发器 Q Q Q Q CP J K S R RD SD 1 CP=1 0 1 1 1 0 0 S R 1 0 CP=1 主触发器输出Q从0变为1,从触发器不变. (1) J=1, K=1 设Qn = 0 1 从触发器 主触发器 Q Q Q Q CP J K S R RD SD 1 CP=0 1 1 1 0 S R 1 0 1 主触发器输出不变,从触发器输出变为1,与主触发器状态相同。 1 0 0 1 CP=0 一个脉冲后，从触发器的输出状态变化： CP 1 0 0 结论： (1) J=1, K=1 设Qn = 0 从触发器 主触发器 Q Q Q Q CP J K S R RD SD 1 CP=1 1 1 1 0 0 S R 1 0 0 1 1 0 (1) J=1, K=1 设Qn = 1 一个脉冲后，从触发器的输出状态变化： CP 1 0 0 结论： 结论：当主触发器的J=K=