量程自动转换数字式频率计的设计.docVIP

EDA课 程 设 计 题 目： 数字频率计的设计 学 院： 理工学院 班 级： 10 电 信 学 号： 1034301114 姓 名： X X 指导老师： X X 提交时间： 2013-12-6 数字频率计的设计摘要数字频率计是一种能够测量被测信号频率的数字测量仪器。它被广泛应用于航天、航空、电子、自动化测量、测控等领域。本文原理，设计量程自动转换数字式频率计，主要硬件电路由Altera公司生产的复杂可编程逻辑（CPLD）EPM7128构成。复杂可编程逻辑器件CPLD芯片EPM7128SLC84-15完成各种时序逻辑控制、计数功能。在II平台上，用VHDL语言编程完成了CPLD的软件设计、编译、调试、仿真和下载。由于本系统采用了先进的EDA技术，不但大大缩短了开发研制周期，而且使本系统具有结构紧凑、体积小，可靠性高，测频范围宽、精度高等优点。频率计；可编程逻辑器件；VHDL 频率计的测量范围为1，量程分10、100和1000三档（最大读数分别为9.99、99.9、999）。 要求量程可根据被测量的大小自动转换。即当计数器溢出时，产生一个换档信号，让整个计数时间减少为原来的1/10，从而实现换档功能。 要求实现溢出报警功能。即当频率高于999时，产生一报警信号，点亮LED灯，从而实现溢出报警功能。 1、频率计的工作原理 常用的测量频率的方法有两种，一个是测周期法，一个是测频率法。 测周期法需要有基准系统时钟频率,在待测信号一个周期内，记录基准时钟频率的周期数，则被测频率可表示为： =/ 测频率法就是在一定的时间间隔内内，得到这个周期信号重复变化的次数，则被测频率可表示为 =/ 本设计采用的是直接测频率的方法。 2频率计的系统框图 频率计的系统设计可以分为4位10进制计数模块、闸门控制模块、译码显示模块和可自动换档基准时钟模块，其系统框图如图所示。 其中，可自动换档模块为闸门控制模块提供3个档也就是3个测量范围的基准时钟信号，通过计数器的最高位溢出情况来判定工作在第几档。 闸门控制模块根据基准时钟信号产生基准时钟信号周期2倍的周期使能信号，随后为锁存器产生一周期性地锁存信号，再然后为计数模块产生一周期性地清零信号。 4位10进制计数模块在使能信号和清零信号的控制下对被测信号的波形变化进行计数，若产生溢出则为自动换档模块输出一换档信号。 译码显示模块负责不闪烁的显示被测信号的频率以及数字频率计目前工作的档位。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cnt10 IS PORT(clr:IN STD_LOGIC; clk:IN STD_LOGIC; cout:OUT STD_LOGIC; en:IN STD_LOGIC; cq:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END cnt10; ARCHITECTURE one OF cnt10 IS BEGIN PROCESS(clr,clk,en) VARIABLE cqi:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF clr=1THEN cqi:=(OTHERS=0); ELSIF clkEVENT AND clk=1THEN IF en=1THEN IF cqi9 THEN cqi:=cqi+1; ELSE cqi:=(OTHERS=0); END IF; END IF; END IF; IF cqi=9 THEN cout=1; ELSE cout=0; END IF; cq=cqi; END PROCESS; END; 在源程序中cout是计数器进位输出；cq[3..0]是计数器的状态输出；clk是时钟输入端；clr是复位控制输入端，当clr=1时，cq[3..0]=0；en是使能控制输入端，当en=1时，计数器计数，当en=0时，计数器保持状态不变。其仿真输出波形如图3.1所示： 图3.1：十进制计数器模块仿真输出波形 在项目编译仿真