硬件描述语言实验报告.docxVIP

华北水利水电大学 实验报告实验名称: 简单的组合逻辑设计 电力 (院)系、专业和班级 电子科学与技术2013122班 姓名(学号) ( )实验组号 同组实验人 实验日期 成绩 教师签名 实验报告要求填写的内容： 1、实验目的。2、实验原理。3、实验所用仪器。4、操作步骤。5、现象观察及数据记录。6、现象分析、数据处理或运算结果。7、对结果的分析或讨论。8、对本次实验课的意见或建议。 一、实验目的1.掌握基本组合逻辑电路的实现方法。2.初步了解两种基本组合逻辑电路的生成方法。3.学习测试模块的编写。4了解不同层次的仿真。二、实验内容本次实验采用Verilog HDL语言设计一个可综合的数据比较器，其功能是比较数据a与数据b的结果，如果两个数据相同，则输出结果1，否则给出结果0；并写出测试模型，使其进行比较全面的测试。三、实验步骤1.建立工程文件，编写模块源码和测试模块,要求测试模块对源文件进行比较全面的测试；2.编译源码和测试模块，用测试模块对源文件进行测试，并进行仿真；3.使用Modelsim-Altera,仿真进行两种:RTL仿真，和Gate level仿真，分别观察波形，找出不同。四、实验代码1.模块源代码//--------------- compare.v -----------------module compare(equal,a,b);input a,b;output equal;assign equal=(a==b)?1:0; //a等于b时，equal输出为1；a不等于b时，equal输出为0。endmodule2.测试模块`timescale 1 ns/1 ns //定义时间单位。`include ./compare.v //包含模块文件。在有的仿真调试环境中并不需要此语句。而需要从调试环境的菜单中键//入有关模块文件的路径和名称module comparetest;reg a,b;wire equal;initial //initial常用于仿真时信号的给出。begin a=0;b=0;#100 a=0; b=1; 实 验 报 告 #100 a=1; b=1;#100 a=1; b=0;#100 $stop; //系统任务，暂停仿真以便观察仿真波形。endcompare compare1(.equal(equal),.a(a),.b(b)); //调用模块。endmodule五、综合仿真1.RTL仿真2.Gate level仿真六、思考题1.课本练习一的测试方法二中，第二个initial块有什么用？它与第一个initial块有什么关系？测试方法二中的第二个initial用来暂停仿真以便观察仿真波形，它与第一个initial是并行关系。2.如果在第二个initial块中，没有写出#10000或者$stop，仿真会如何进行？如果没有写#10000，仿真会直接停止，没有$stop，仿真不会结束。3.比较两种测试方法，哪一种更全面？第二种测试方法更全面，测试了更多种的变换的情况。4.若timescale 为1ns/1ns，always #20 clock = ~clock; 说明clock的频率是多少？若timescale 在Gate level仿真中为1ps/1ps，仿真波形会怎么样？clock的频率是HZ。若timescale 在Gate level仿真中为1ps/1ps，仿真波形如图所示，仿真结果的输出会不稳定。5.Quartus II环境下综合得到RTL级电路图，截图加入实验报告如下图。 华北水利水电大学 实验报告实验名称: 简单的分频时序逻辑电路设计 电力 (院)系、专业和班级 电子科学与技术2013122班姓名(学号) ( )实验组号 同组实验人 实验日期 成绩 教师签名 实验报告要求填写的内容： 1、实验目的。2、实验原理。3、实验所用仪器。4、操作步骤。5、现象观察及数据记录。6、现象分析、数据处理或运算结果。7、对结果的分析或讨论。8、对本次实验课的意见或建议。 一、实验目的1.掌握条件语句在简单时序模块设计中的使用；2.掌握verilog语句在简单时序模块设计中的使用；3.学习测试模块的编写、综合和不同层次的仿真。二、实验内容1.使用always块和@(posedge clk)或@（negedge clk）的结构来表述时序逻辑，设计1/2分频的可综合模型。得到如下波形图：2.对模块进行仿真。使用Modelsim-Altera，仿真进行两种:RTL仿真，和Gate level仿真，分别观察波形，找出不同。三、实验步骤1.建立工程文件，编写模块源码和