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第1、2章 07081A 08091A 08091B 三. 设计题 运算器 08091A 1.试使用一位全加器FA及逻辑门，设计一个无溢出检测逻辑的四位行波进位补码加减法器，要求画出相应的的逻辑结构图，并计算最长延迟时间。 解： 无溢出检测逻辑时，最长延迟时间为： ta＝3T+3T+( 4-1 )·2T＋3T＝15 T 08091B 1. 基于实验设备(TDN-CM)，设计一个单总线运算器, 要求画出该运算器的数据通路图（即实验原理图）。 存储器 07081A【例3】　CPU的地址总线16根(A15—A0，A0为低位)，双向数据总线8根(D7—D0)，控制总线中与主存有关的信号有MREQ(允许访存， 低电平有效)，R/W(高电平为读命令，低电平为写命令)。主存地址空间分配如下：0—8191为系统程序区，由只读存储芯片组成；8192—32767为用户程序区；最后(最大地址)2K地址空间为系统程序工作区。上述地址为十进制，按字节编址。现有如下存储器芯片：EPROM：8K×8位(控制端仅有CS);SRAM：16K×1位，2K×8位，4K×8位，8K×8位.请从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图，注意画出选片逻辑(可选用门电路及3∶8译码器74LS138)与CPU 的连接，说明选哪些存储器芯片，