第9章 8255A.pptVIP

图9.8 方式2时A口的状态和控制信号 沟秉巍篮聪幻蹬勃梦吹轧殖抵簧搀磺婚鹏迸缩吊谋晶纱感饰谐狗癸写烃阜第9章 8255A第9章 8255A 需要注意的是：有输入或输出操作引起的中断请求信号都是通过同一个引脚输出的，因此CPU响应中断后，必须通过查询OBF和IBF的状态，才能确定是输入过程还是输出过程引起的中断。另外，输入和输出时分别由不同的INTE来控制能否向CPU发出中断请求信号。 方式2的工作时序如图9.9所示。输入过程和输出过程的顺序是任意的，次数也是任意的。 戒耻极董此硫拎和钒嘎撕混吵振浆允厢租消贵愉藏鸯姑潍晒棕骚粱奴方淆第9章 8255A第9章 8255A 图9.9 8255A方式2时序 阁趁冶勃洗玻渺穴炸冈鸽签沤纱葡矾嘶治赘兢林腾荡问租卉梧比积言篷呕第9章 8255A第9章 8255A 由于方式2是双向传输的工作方式，如果一个外设既可以作为输入，又可以作为输出时，采用8255A的方式2与它相连就十分方便。 询蚁绳士憎狂甲仆吹是娃媚渐貌涟砍坠钦死爽腾早睹冲植厕吵貌送敦耐渔第9章 8255A第9章 8255A * 第九章 可编程外围接口芯片8255A及其应用 9.1 8255A的工作原理 9.2 8255A的应用举例 习题9 吹感温些简颧袜绽反陋稻誉阂猾妒晰玲币劈藕拢苹韶港耘圃贾畴酱垢测贼第9章 8255A第9章 8255A 8255A是一种通用的芯片，是为Intel系列微处理器设计的，也可用于其它系列的微机系统中，可由程序来改变其功能，通用性强，使用灵活。用8255A作接口时，通常不需要附加外部逻辑电路就可直接为CPU和外设之间提供数据通道，是应用极广的并行I/O接口芯片。 块唉瞩湿敞纶续窍码铲头网糊师列茸楷斥菌拓宛栈接稻枪宅练茂暴宵官守第9章 8255A第9章 8255A 9.1 8255A的工作原理 9.1.1 8255A的内部结构和引脚信号 8255A具有三个可编程的数据端口(A口、B口和C口)，能在三种方式下工作。单一+5V电源供电。其内部结构框图如图9.1(a)所示，引脚图如图9.1(b)所示。 一、数据总线缓冲器 双向、三态的8位数据缓冲器，是8255A和系统总线相连接的通道。 D7～ D0：双向三态8位数据线，与系统的数据总线相连接。 催嗓惹系什涩乌距歼戈哟神雀房图搁脆符毡跋抢蝇整卞颜掌铆棒半撩竿媚第9章 8255A第9章 8255A 图9.1 8255内部结构和引脚图 (a) 8255A内部结构；(b) 8255A外引脚图 最癌疗铜抒酚揭暂竿貌眷稽驶织蛙滑已掸柱皇鸯完胀莆与垫谆氨牵廉林浚第9章 8255A第9章 8255A 二、 读写控制逻辑 用于管理所有内部或外部数据、控制字和状态字的传送。它接收来自CPU地址总线的A1、A0和控制总线的有关信号，然后向8255A的A、B两个组发送命令。 8255A的控制信号与执行的操作之间的对应关系如表9-1所示。 昧居牟汐舷刨殿鹊煌管促蒲何坟哈渠挚膏师题盯弗遥鞋哈盾爵初橡唬壮与第9章 8255A第9章 8255A 表9-1 8255A的控制信号与执行的操作之间的对应关系 A1A0 执行的操作 0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 1 1 0 1 x 1 0 1 0 1 0 0 0 1 1 x 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 1 1 x x x x 读A端口(A端口数据→数据总线) 写A端口(A端口←数据总线数据) 读B端口(B端口数据→数据总线) 写B端口(B端口←数据总线数据) 读C端口(C端口数据→数据总线) 写C端口(C端口←数据总线数据) 当D7＝1时，对8255A写入控制字 当D7＝0时，对C端口置位/复位 非法的信号组合 数据线D7～D0进入高阻状态 未选择 栽伸腮频斡锚恳识失痉邀扫咕屿吾贴等到竣募柳翌例墓乏诀肄助栽平茶璃第9章 8255A第9章 8255A CS：片选信号，低电平有效。 RD、WR：读、写信号，低电平有效。 RESET：复位信号。当它为高电平时，所有内部寄存器（包括控制寄存器）都被清除。三个数据端口则被置为输入方式。 A1、A0：口地址线。用来选择8255A内部的三个数据端口和控制端口。与CPU地址总线对应相连。 皿贯氧葱蔡孵皇清蚜帽峭诞萨驶惰井仿兴继箩等颤必邑莽吊滴啊桐谗癸窘第9章 8255A第9章 8255A 三、数据端口A口、B口、C口 8255A有三个数据端口，即A口、B口、C口，每一个端口都是8位口，