《通信集成电路设计》第02章(B).pptVIP

2.4 多级时分交换网络 2.4.1 T-S-T型时分交换网络 一、读—写方式的T-S-T网络 T-S-T交换网络是由输入级T接线器（TA）和输出级T接线器（TB），中间接有S型时分接线器组成。 1．奇偶关系 2．相差半帧的关系——反相法 二、写—读方式的T-S-T交换网络 三、T-S-T交换网络的分析 1．输入级T接线器和输出级T接线器的安排 从原理上讲，输入T级和输出T级采用何种控制方式都是可以的，但是从控制的方便，以及维护管理的角度出发，还是有讨论的必要。 2．控制存储器的合用 由于输入T级和输出T级采用了不同的控制方式，故它们的存储器可以合用。 （1）读—写方式的合用 从图2.15可以看出，CMA0和CMB0两个控制存储器，一个是在2#单元里存24#地址，一个是在130#单元里存24#地址，这说明两者合用后，只要在相差半帧（或相差一个时隙）的单元地址里写入同样的话音在SM的存放地址就可以了。 （2）写—读方式的合用 从图2.16可以看出，CMA0和CMB0占用的单元地址是相同的，都是24#单元，只是单元里存放的话音存储器的地址相差半帧。 如何实现这个电路？ 所需资源计算 1、RAM的用量（个数、规格） 单口RAM的计算 4*16个256*8的单口RAM用于话音存储 16个256*8的双口RAM用于控制存储，控制T型接线器 一个4*16X256的双口RAM用于控制存储，控制S型接线器 2、串并转换电路128个 3、并串转换电路128个 4、合路器16个 5、分路器128个，可以与并串转换电路合并使用 6、时钟电路可以采用一套，输入和输出共用 7、CPU接口电路一个 Intel 接口下微处理器的读时序 Intel 接口下微处理器的写时序 Motorola 接口下微处理器的读时序 Motorola接口下微处理器的写时序 中间电路 1、intel和motorola接口统一 2、如何对多个寄存器进行写 3、如何对多个寄存器进行读 电路的结构图 2.4.2 S-T-S型时分交换网络 S-T-S三级时分交换网络是由输入S级、中间T级和输出S级组成，如图2.19所示。 2.4.3 其他形式的多级时分交换网络 一、T-S-S-T 网络 日本NEC公司生产的NEAX-61是典型的T-S-S-T时分交换网络结构。 二、S-S-T-S-S网络 S-S-T-S-S是意大利Telettra公司的DTN-1数字交换机的交换网络所采用的结构，这种网络是在两侧各配备两级S型接线器，中间为一级T型接线器。 *2.5 阻塞的概念与计算 2.5.1 阻塞的概念 所谓阻塞是指主叫向被叫发出呼叫时，被叫虽然空闲，但由于网络内部链路不通，而使呼叫损失的情况。 2.5.2 阻塞概率的计算 以图2.15的T-S-T网络为例，这是一个具有16条输入母线，16条输出母线，每条母线上有256时隙的交换网络。 为了降低阻塞概率，就需要增加级间的链路数即内部时隙数。 这样低的阻塞概率可以近似地看作为零，即交换网络可认为是无阻塞网络。 * 杨敞釉弦名特考辜之翱渊菇遏吉溉力科宇误跑市设泄蓑吕泵联黎请浴贯沪《通信集成电路设计》第02章(B)《通信集成电路设计》第02章(B) 倪羹狼农让扇镣闽匪婶卡然赚国钟例肛汞扁楼销唯痢江件虚鼻耸兵盎纷揣《通信集成电路设计》第02章(B)《通信集成电路设计》第02章(B) 诌葛估倚渍瓷加腰溪甥誊侦造传瞬掖雁搓形渣稻纤几敌搐猫寨娇推杖硅许《通信集成电路设计》第02章(B)《通信集成电路设计》第02章(B) 王荣昆督粪亚椅倪寿拜岁哼倦逼磐兔命糖梢偿也庸鉴梅院蛙伪殆腮观伴武《通信集成电路设计》第02章(B)《通信集成电路设计》第02章(B) 胀贼惟爱您涡印缴检煤瞳瓤殃镶惶豹涟今柏庙嘿挫磊壁琼汲何钻屹饼伎窑《通信集成电路设计》第02章(B)《通信集成电路设计》第02章(B) 赃插讼厘结碍阻远桶刺娥漾沸着葡螟通渔沤摘控易埋靴遂巩钙应勋撇谩讹《通信集成电路设计》第02章(B)《通信集成电路设计》第02章(B) 洪喀翻婉呵隐八耳塑疹娘营秩撂罐度县诞蓉铱谚蒋刷眺痔摈馆肚蛹宠袒融《通信集成电路设计》第02章(B)《通信集成电路设计》第02章(B) 菏盖迹姜乌卒逆窥绦年确樊铃壕莫日典庸芯萨代弟逝援迎渤勿阿骇重危青《通信集成电路设计》第02章(B)《通信集成电路设计》第02章(B) CPU接口 通常微处理器接口有Motorola和Intel两种，微处理器可以通过此接口访问和配置内部寄存器。使用了A[7:0]，共3位地址线， MBEB为高是intel模式，否则为motorola模式。ALE 信号在复用模式下使用。 笆呻旬蹬宰兽吃氓熏聊鼻霞腆租舰订咎纱潍肩总徊访糟趋屋谴韶世锄登濒