第六章中规模通用集成电路及其应用.pptVIP

第六章 采用中、大规模集成电路的逻辑设计 集成电路由SSI发展到MSI、LSI和VLSI后，单个芯片的功能大大增强。一般来说，在SSI中仅是基本器件(如逻辑门或触发器)的集成，在MSI中已是逻辑部件(如译码器、寄存器等)的集成，而在LSI和VLSI中则是一个数字子系统或整个数字系统(如微处理器)的集成。 根据集成电路规模的大小，通常将其分为SSI 、MSI 、LSI 、VLSI. 分类的依据是一片集成电路芯片上包含的逻辑门个数或元件个数。??? 一．SSI (Small ScaleC Integration ) 小规模集成电路??? 通常指含逻辑门数小于10 门(或含元件数小于100个)。??? 二．MSI (Medium Scale Integration ) 中规模集成电路??? 通常指含逻辑门数为10门～99门(或含元件数100个～999个)。??? 三．LSI (Large Scale Integration )大规模集成电路??? 通常指含逻辑门数为100门～9999门(或含元件数1000个～99999个)。?? 四．VLSI (Very Large Scale Integration) 超大规模集成电路??? 通常指含逻辑门数大于10000 门(或含元件数大于100000个)。??? 逻辑门和触发器属于小规模集成电路。 6.1二进制并行加法器 一．定义 ??? 二进制并行加法器:是一种能并行产生两个二进制数算术和的组合逻辑部件. 二．分类 按其进位方式的不同，可分为串行进位二进制并行加法器和超前进位二进制并行加法器两种类型。 1.串行进位二进制并行加法器：由全加器级联构成，高位的进位依赖于低位的进位。 串行进位二进制并行加法器的特点是：被加数和加数的各位能同时并行到达各位的输入端，而各位全加器的进位输入则是按照由低位向高位逐级串行传递的，各进位形成一个进位链。由于每一位相加的和都与本位进位输入有关，所以，最高位必须等到各低位全部相加完成并送来进位信号之后才能产生运算结果。显然，这种加法器运算速度较慢，而且位数越多，速度就越低。??? 为了提高加法器的运算速度，必须设法减小或去除由于进位信号逐级传送所花的时间，使各位的进位直接由加数和被加数来决定，而不需依赖低位进位。根据这一思想设计的加法器称为超前进位(又称先行进位)二进制并行加法器。 2．超前进位二进制并行加法器：由逻辑电路根据输入信号同时形成各位向高位的进位，又称为先行进位二进制并行加法器或者并行进位二进制并行加法器。 超前进位二进制并行加法器构成思想如下：第i位全加器的进位输出函数表达式为??? Ci = AiBi+(Ai+Bi)Ci- 1??? 令??? Ai+Bi→Pi??? （进位传递函数）????????? AiBi→Gi??? （进位产生函数）??? 则有? Ci=PiCi-1+Gi??? 于是，当i=1、2、3、4时，可得到4位并行加法器各位的进位输出函数表达式为???? C1=P1C0+G1???? C2=P2C1+G2=P2P1C0+P2G1+G2??? ???? C3=P3C2+G3=P3P2P1C0+P3P2G1+P3G2+G3 ???? C4=P4C3+G4=P4P3P2P1C0+P4P3P2G1+P4P3G2+ P4G3+G4 由于C1～C4是Pi、Gi和C0的函数，而Pi、Gi又是 Ai、Bi的函数，所以，在输入Ai、Bi和C0之后，可以同时产生C1～C4。通常将根据Pi、Gi和C0形成C1～C4的逻辑电路称为先行进位发生器。采用先行进位发生器的并行加法器称为超前进位二进制并行加法器。 三．四位二进制并加法器的外部特性和逻辑符号 1. 外部特性???典型芯片有四位二进制并行加法器74283， 逻辑电路图和逻辑符号如图所示。图中，?A4、A3、A2、A1 --- 二进制被加数；?B4、B3、B2、B1 ------二进制加数；?F4、F3、F2、F1 -----相加产生的和数；?C0 ---- 来自低位的进位输入； FC4 ---- 向高位的进位输出。? 四．应用举例 ??? 二进制并行加法器除实现二进制加法运算外，还可实现代码转换、二进制减法运算、二进制乘法运算、十进制加法运算等功能。下面举例说明。 例6.1用4位二进制加法器74283设计一个4位二进制并行加法/减法器。 解 分析：根据问题要求，设减法采用补码运算，令???? A=a4a3a2a1-----为被加数(或被减数)；?????B=b4b3b2b1-----为加数(或减数)；?????S=s4s3s2s1-----为和数(或差数)；?????M为功