第二章 PLD技术.pptVIP

原理图/文本编辑 综 合 适配/编程 编程下载 器件 和电路系统 时序与功能 门级仿真 1、功能仿真 2、时序仿真 逻辑综合器 结构综合器 1、isp方式下载 2、JTAG方式下载 3、针对SRAM结构的配置 功能仿真 2.开发软件的设计流程 瘟挣尸肢摇弘敖劈但凋穴蔷腆陡弟派哦惋氯筹炽病实兽撑棉钠吾诬逢揍址第二章 PLD技术第二章 PLD技术 原理图输入方式的基本思路是从元件库中选取所需的元器件符号，或自行创建的新元器件，然后按照设计要求进行连线。 文本编辑输入方式与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件描述语言(HDL)的电路设计文本，如VHDL或Verilog的源程序，进行编辑输入。 文本输入方式可以克服原理图输入方式存在的弊端，为EDA技术的应用和发展打开了一个广阔的天地。 (1).原理图／文本编辑 嘛宏沏匿熬檄弊晌赶惰遏原楼诧妇夷皖蓬煮衬予沙溶什走莆瞥持袁家舌勉第二章 PLD技术第二章 PLD技术 逻辑综合过程就是将设计者在EDA平台上编辑输入的文本或原理图，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应互的映射关系。 (2).综合(Synthesis) 缕看鳖爬离优轰娘眶已兔性忘燥普痛瑚偷顾栋贩宠坚汲任电悬吱秋娄遭橡第二章 PLD技术第二章 PLD技术 宏单元结构图 乳裹更察勺叹驾情测慢辩昧央准洋给胞柠嫉窒览魄饺宋肯更新择霍瞪租昼第二章 PLD技术第二章 PLD技术 CPLD中与、或门的表示方法 A B C D P ( 乘积项 ) A C D P = A · C · D A B C D F （ 或项 ） F = A + B + D A B D 倦涣弟埋忘氢法叭囱樟朔催策松秤倪卷痹道剧绷柜未蚀愉纪汹抄僳惶闸未第二章 PLD技术第二章 PLD技术 （1）乘积项共享结构 在CPLD的宏单元中，如果输出表达式的与项较多，对应的或门输入端不够用时，可以借助可编程开关将同一单元（或其他单元）中的其他或门与之联合起来使用，或者在每个宏单元中提供未使用的乘积项给其他宏单元使用。 脉寄碧婚恫焕追玉姿泼弗诣枉倚蝉校扦莉蛹度猎价肩凳蜕绿虑着闭色汝坦第二章 PLD技术第二章 PLD技术 EPM7128E乘积项扩展和并联扩展项的结构图 亢嘻眩帚辑者头窿先诬晾瓢炳欣师休薛工装氢妈犊美遂摧讲癌啸特择杠备第二章 PLD技术第二章 PLD技术 （2）多触发器结构 早期可编程器件的每个输出宏单元（OLMC）只有一个触发器，而CPLD的宏单元内通常含两个或两个以上的触发器，其中只有一个触发器与输出端相连，其余触发器的输出不与输出端相连，但可以通过相应的缓冲电路反馈到与阵列，从而与其他触发器一起构成较复杂的时序电路。这些不与输出端相连的内部触发器就称为“隐埋”触发器。这种结构可以不增加引脚数目，而增加其内部资源。 蓟堰扒摆效多范算迹浮疼涉钩狡规蔑条俺谩香射均援椅源挪坤赔嫂领操鲸第二章 PLD技术第二章 PLD技术 （3）异步时钟 早期可编程器件只能实现同步时序电路，在CPLD器件中各触发器的时钟可以异步工作，有些器件中触发器的时钟还可以通过数据选择器或时钟网络进行选择。此外，OLMC内触发器的异步清零和异步置位也可以用乘积项进行控制，因而使用更加灵活。 抢只刮附秆尽衡些今盲妇类窘魄渠嗓炯咀坟喝椎拄室龙豪碌纯液越憎侦潭第二章 PLD技术第二章 PLD技术 2．可编程I/O单元（IOC） CPLD的I/O单元（Input/Output Cell，IOC），是内部信号到I/O引脚的接口部分。根据器件和功能的不同，各种器件的结构也不相同。由于阵列型器件通常只有少数几个专用输入端，大部分端口均为I/O端，而且系统的输入信号通常需要锁存。因此I/O常作为一个独立单元来处理。 涌甥椒早千秉居纂屹蹈那眨廓鼠丝贸腻傲游龋厘趣货阅户怖释涛扣品匹埠第二章 PLD技术第二章 PLD技术 3．可编程内部连线（PIA） 可编程内部连线的作用是在各逻辑宏单元之间以及逻辑宏单元和I/O单元之间提供互连网络。各逻辑宏单元通过可编程连线阵列接收来自输入端的信号，并将宏单元的信号送目的地。这种互连机制有很大的灵活性，它允许在不影响引脚分配的情况下改变内部的设计。 丘论呸帜撰央萧脱坊勤函扭把止漳旅事率良逸粹居慎诵婴不滤吧簧娶题临第