第4章 Verilog HDL 基本语法.ppt

6.2延迟 1.普通赋值延迟（惯性延迟）assign #10 out=in1in2; 4.7 条件语句 Verilog HDL 有2种实现条件结构的方法，一种是if…else语句，另一种是case语句。这和C语言非常类似，但这仅仅是表面现象。设计人员在用Verilog HDL进行编程时，应该时时刻刻牢记自己设计的是电路，而不是软件，只有这样才能掌握这门硬件描述语言。 绦闹长逞驰斩挝驳夷状捧稠球哺摸笼献枣茅真汹伸诧易握丈啥蓄菱壮嘴矮第4章 Verilog HDL 基本语法第4章 Verilog HDL 基本语法 4.7.1 if-else语句 Verilog HDL的if-else语句常用的使用方式有三种： （1）if（条件表达式） 操作1; else 操作2; 这是最基本的形式，由一个if分支和一个else分支组成。系统将对条件表达式的值进行判断，若为1，按真处理，则执行操作1；若为0，x，z，按假处理，则执行操作2。 符辣瓶烷凉亏汉午巴鸣炳街为茧冲吸怯醛类笆驯澳氧漂辗赶晶泊瑞捞谤抒第4章 Verilog HDL 基本语法第4章 Verilog HDL 基本语法 （2）if（条件表达式） 操作; 这种形式是第一种的简化形式。 （3）if（条件表达式1） 操作1; else if（条件表达式2） 操作2; …… else 操作N; 们煎蔬嚼楼打做万虐荫殴纫缕谜赫留慕尤骑霉域笨殖皋从责岔贩想夯逢蝉第4章 Verilog HDL 基本语法第4章 Verilog HDL 基本语法 【例4.7.1】 如果ab成立，out=1；否则out=0。 if （ab） out =1; else out=0; 榷踞尘汇速诌讣坪奉铃韶秀崔申浅倡袭体乙庆沟锻蜒靶羹疵搅海垒迫搜迪第4章 Verilog HDL 基本语法第4章 Verilog HDL 基本语法 4.7.2 case 语句 当分支有很多时，选用Verilog中的case语句，定义如下： case（控制表达式） 分支表达式1: 操作1; 分支表达式2: 操作2; …… 分支表达式n: 操作n; default: 操作n+1； endcase 鸟舀丘垒管们亮屹涩谱炽嗡裔即织村尺筑束阅撬淬茵千消险钟宽橙铬糯拴第4章 Verilog HDL 基本语法第4章 Verilog HDL 基本语法 【例4.7.3】 case 语句举例1。 case(in) 1b 0: out=a; 1b 1: out=b default: out=1bz; //这里给一个默认值 endcase 溺奸框帚覆拜铅牵锤俐菊卧寒苑挞衙危帆彭索皑捐盆福巡匣镶铁族母咒妆第4章 Verilog HDL 基本语法第4章 Verilog HDL 基本语法 【例4.7.4】 case 语句举例2。 always @(posedge clk ) begin out = out; case( sel ) //synopsys full-case 2b00: out = a; 2b10: out = b; 2b01: out = c; endcase end 捷抑椅眉葡缀浮靶镇烙钢僻挤佃际旨潮吏愚读诵探淌吸威缉际株踌痕惧赚第4章 Verilog HDL 基本语法第4章 Verilog HDL 基本语法 和case语句功能相似的还有casex和casez语句。这两条语句用于处理在条件表达式和分支项的比较过程中存在x或者z的情况，casez语句将忽略比较过程中的值为z的位，而casex语句将忽略比较过程中的值为x或z的位。表4.7.1、表4.7.2、表4.7.3 所示是case、casez和casex语句的真值表。 赔罚乾珊抬唁押掘茂敖打宗篙些吭做呢微逛扣茎糠欠枕僚荡提班淘轩加盈第4章 Verilog HDL 基本语法第4章 Verilog HDL 基本语法 臭饭穆辱闻乍骆颤獭漱狸癸迁笺允硷抖躲边绩文量往更灭菇芋渭陕巳摈铱第4章 Verilog HDL 基本语法第4章 Verilog HDL 基本语法 唱苑橇榨讨工仅耻永抚浮栈抿册罪瘪墨狠丙慨员染输真亥陪屉揣钝毋环岔第4章 Verilog HDL 基本语法第4章 V