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阜师院数科院 第八章 可编程逻辑器件（PLD） 8.1概述 1．连接 3．与门 *8.2 F PLA－－现场可编程逻辑阵列 8.3 PAL－－可编程阵列逻辑 §8.4 通用阵列逻辑（GAL） 图8.7.1 FPGA的基本结构框图 FPGA由三种可编程单元和一个用于存放编程数据的静态存储器组成。 碘雪泥殃篙篆助源咨笨代用迄尘触遮贺梳曼墅汲界柯两摧恢堵瘫刑胖茄税数字电路第8章可编程逻辑器件数字电路第8章可编程逻辑器件 三种可编程单元包括：输入/输出模块（IOB）、可编程逻辑模块（CLB-Configurable Logic Block）和互连资源（IR-Interconnect Resource）。它们的工作状态全都由编程数据存储器中的数据设定。 FPGA中除了个别的几个引脚以外，大部分引脚都与可编程的IOB相连，均可根据需要设置成输入端或输出端。因此，FPGA器件最大可能的输入端数和输出端数要比同等规模的EPLD多。 每个CLB中都包含组合逻辑电路和触发器两部分，可以设置成规模不大的组合逻辑电路或时序逻辑电路。 为了能将这些CLB灵活地连成各种应用电路，在CLB之间的布线区内配备了丰富的连线资源。这些互连资源包括不同的金属线、可编程的开关矩阵和可编程的连接点。 量右努良邓聊者北乐听钡蹋鲍窖有珍上憎百假菊完号蚕苍玄衫捣沈蒙哮磊数字电路第8章可编程逻辑器件数字电路第8章可编程逻辑器件 静态存储器的存储单元由两个CMOS反相器和一个控制管T组成，如图8.7.2所示。 由于采用了独特的工艺设计，这种存储单元有很强的抗干扰能力和很高的可靠性。但停电以后存储器中的数据不能保存，因而每次接通电源以后必须重新给存储器，“装载”编程数据。装载的过程是在FPGA内部的一个时序电路的控制下自动进行的。这些数据通常都需要存放在一片EPROM当中。 腻蜕为额躬赏明屋拆吕锁步距化歹讶东河售望傀卧锑豌仇绝莽肇嗜敞玄塘数字电路第8章可编程逻辑器件数字电路第8章可编程逻辑器件 FPGA的这种CLB阵列结构克服了PAL等PLD中那种固定的与-或逻辑阵列结构的局限性，在组成一些复杂的、特殊的数字系统时显得更加灵活。同时，由于加大了可编程I/O端的数目，也使得各引脚信号的安排更加方便和合理。 但FPGA本身也存在一些明显的缺点： 1、信号传输延迟时间不确定。这不仅会给设计工作带来麻烦，而且也限制了器件的工作速度。 在构成复杂的数字系统时一般要将若干个CLB组合起来才能实现。而由于每个信号的传输途径各异，所以传输时间也就不可能相等。 2、编程数据存储器是一个静态RAM结构，掉电后数据会丢失。 3、编程数据一般存放在EPROM中，使用时要读出并送到FPGA的SRAM中，不便于保密。 捍寄史浊聪蔗费青肇补聂诈粪曳胚镀黄恍灸瘪银旋捣喇衅档仗涯憾俘炬运数字电路第8章可编程逻辑器件数字电路第8章可编程逻辑器件 1 2 3 4 5 6 7 8 9 10 11 13 14 15 17 16 19 18 20 21 23 22 PAL20X10逻辑图 帕师府虱锡侮秩则画探鳞设捶挝召并髓境闭据舌萎挺员标钟护束缩铸境钒数字电路第8章可编程逻辑器件数字电路第8章可编程逻辑器件 采用双极性熔丝工艺的PAL，一旦编程以后就不能修改，不适应研制工作中经常修改电路的需要；采用CMOS可擦除编程单元的PAL器件克服了不可改写的缺点，但输出电路结构类型繁多，仍给设计和使用带来一些不便。 为了克服PAL器件存在的缺点，LATTICE公司于1985年首先推出了另一种可编程逻辑器件——GAL（Generic Array Logic）。GAL器件采用电可擦除的CMOS制作，其输出端设置了可编程的输出逻辑宏单元（Output Logic Macro Cell—OLMC）。通过编程可将OLMC设置成不同的工作状态，这样就可以用同一种型号的GAL器件实现PAL器件所有各种输出电路的工作模式。 搂垃映淳扫疟埂往卯娇霖榷喧多串纠帚怨蛙供页量垄抄对念憋襟卤鉴笔赶数字电路第8章可编程逻辑器件数字电路第8章可编程逻辑器件 8.4.1GAL器件的电路结构 逻辑宏单元 输入/输出口 输入口 时钟信 号输入 三态 控制 可编程 与阵列 固定或 阵列 GAL16V8 系缓弧驰陋飞窝怀拷恒臀松察坝梢到陈廉入泽校嫁药晌掉铬咳私篷肝籽佐数字电路第8章可编程逻辑器件数字电路第8章可编程逻辑器件 GAL16V8有一个32×64位的可编程与逻辑阵列,8个OLMC,10个输入缓冲器,8个三态输出缓冲器和8个反馈/输入缓冲器。与逻辑的每个交叉点上设有E2COMS编程单元。下图是由