第六章时序逻辑电路.ppt

试分析它们的逻辑输出状态。 接计数脉冲信号，将Q0与 相连； （1） 接计数脉冲信号，将Q3与 相连 （2） 例6.5.2 将上图异步二–十进制计数器按以下两种方式连接 两种连接方式的状态表 0 0 1 1 1 0 0 1 9 1 1 0 1 0 0 0 1 8 0 1 0 1 1 1 1 0 7 1 0 0 1 0 1 1 0 6 0 0 0 1 1 0 1 0 5 0 0 1 0 0 0 1 0 4 1 1 0 0 1 1 0 0 3 0 1 0 0 0 1 0 0 2 1 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 Q1 Q2 Q3 Q0 Q0 Q1 Q2 Q3 连接方式2（5421码） 连接方式1（8421码） 计数顺序 连接方式1：构成8421BCD码十进制计数器。 连接方式2：构成5421BCD码十进制计数器。 （2） 用集成计数器构成任意进制计数器 例 6.5.3 用74LVC161构成九进制加计数器。 (1) 反馈清零法 解：九进制计数器应有9个状态，而74 LVC 161在计数过程中有16 个状态。如果设法跳过多余的7个状态，则可实现模9计数器。 (2) 反馈置数法 例6.5.4 用74HC390构成二十四进制计数器 解：因为单片74HCT390最多构成 M=10进制计数器，而N=24, 所以需要两片74HCT390。 反馈清零法（ 74HCT390异步清零） CP0 CP1 74HCT390（1） Q0 Q1 Q2 Q3 CP0 CP1 CR 74HCT390（2） Q0 Q1 Q2 Q3 CLK CR LT BI/RBO RBI 1 A B C D a b c d e f g 7448(1) a b c d e f g BS201 LT BI/RBO RBI 1 A B C D a b c d e f g 7448(1) a b c d e f g BS201 个位 十位 CP0 CP1 74HCT390（1） Q0 Q1 Q2 Q3 CP0 CP1 CR 74HCT390（2） Q0 Q1 Q2 Q3 CLK CR （1）工作原理 置初态Q3Q2Q1Q0=0001， ① 基本环形计数器 状态图 （3） 环形计数器 第一个CP:Q3Q2Q1Q0=0010， 第二个CP:Q3Q2Q1Q0=0100， 第三个CP:Q3Q2Q1Q0=1000， 第四个CP:Q3Q2Q1Q0=0001， 第五个CP:Q3Q2Q1Q0=0010， a、电路 ② 扭环形计数器p299 b、状态表 0 0 0 0 1 9 0 0 0 1 1 8 0 0 1 1 1 7 0 1 1 1 1 6 1 1 1 1 1 5 1 1 1 1 0 4 1 1 1 0 0 3 1 1 0 0 0 2 1 0 0 0 0 1 0 0 0 0 0 0 Q0 Q1 Q2 Q3 Q4 状态编号 c、状态图 置初态Q4Q3Q2Q1Q0=00000， 0 0 0 0 1 9 0 0 0 1 1 8 0 0 1 1 1 7 0 1 1 1 1 6 1 1 1 1 1 5 1 1 1 1 0 4 1 1 1 0 0 3 1 1 0 0 0 2 1 0 0 0 0 1 0 0 0 0 0 0 Q0 Q1 Q2 Q3 Q4 状态编号 译码电路简单,且不会出现竞争冒险 结 束 6.7 时序可编程通用阵列逻辑器件(GAL) 2、输出结构类型太多，给设计和使用带来不便。 2、输出端设置了可编程的输出逻辑宏单元（OLMC）通过编程可将OLMC设置成不同的工作状态，即一片GAL便可实现PAL 的5种输出工作模式。器件的通用性强； GAL的优点： 1、由于采用的是双极型熔丝工艺，一旦编程后不能修改； PAL的不足： 1、采用电可擦除的E2CMOS工艺可以多次编程； 3、GAL工作速度快，功耗小 6.7.1 时序可编程逻辑器件中的宏单元 1. 通用阵列逻辑（GAL） 在PLA和PAL基础上发展起来的增强型器件.电路设计者可根据需要编程，对宏单元的内部电路进行不同模式的组合，从而使输出功能具有一定的灵活性和通用性。 6.7.2 时序可编程逻辑器件的主要类型 2. 复杂可编程逻辑器件（CPLD） 集成了多个逻辑单元块，每个逻辑块就相当于一个GAL器件。这些逻辑块可以通过共享可编程开关阵列组成的互连资源，实现它们之间的信息交换，也可以与周围的I/O模块相连，实现与芯片外部交换信息。 3. 现场可编程门阵列（FPGA） 芯片内部主要由许多不同功能的可编程逻辑模块组成，靠纵横交错的分布式可编程互联线连接起来，可构成极其