同济大学微机原理期末复习.docVIP

把ICW1234几个值取值代表什么抄在空白处 第二章： 1.8086引脚功能： S6恒为0，表示CPU当前与总线相连。 S5表示中断允许标志IF的当前设置。 S4、S3合起来指出当前正在使用哪个段寄存器。 AD15～AD0地址/数据复用引脚（双向，三态） ，T1传地址T234传数据 在总线周期的T1/BHE/S7引脚输出/BHE信号，表示高8位数据线AD15～AD8上的数据有效；在T2、T3、T4、及Tw状态，/BHE/S7引脚输出状态信号S7。 INTR可屏蔽中断请求信号（输入） 可屏蔽中断请求信号，这是一个电平触发输入信号，高电平有效。CPU在每一个指令周期的最后一个T状态采样这条引脚，如INTR有效，IF=1开中断，则CPU执行完当前指令响应中断，进入中断响应周期。这引脚上的请求信号，可以用软件复位内部的中断允许位（IF）来加以屏蔽。 NMI非屏蔽中断请求信号（输入） 非屏蔽中断输入信号(Non Maskable Interrupt)，这是一个边沿（上升沿）触发信号。这条线上的中断请求信号不能用软件（IF）来加以屏蔽，所以这条线上由低到高的变化，就在当前指令结束以后引起中断。 /RD读信号（输出，三态） 读选通信号，低电平有效。当其有效时，表示正在进行存储器读或I／O读。在DMA方式时，此线浮空。 READY准备就绪信号（输入） 这是从所寻址的存储器或I／O设备来的响应信号，高电平有效。当其有效时，将完成数据传送。CPU在T3周期的开始采样READY线，若其为低，则在T3周期结束以后，插入TW周期，直至READY变为有效，则在此TW周期结束以后，进入T4周期，完成数据传送。 /TEST测试信号（输入） 这个输入信号是和“WAIT”指令结合起来使用。CPU在执行WAIT指令后，CPU处于等待状态，当TEST输入脚有效（低电平有效），则CPU结束等待状态，继续执行WAIT指令后的指令。 MN//MX最小/最大模式信号（输入） 这个输入信号决定了CPU的工作模式，MN//MX为高电平（5V）CPU处于最小模式，为低电平（0V）CPU处于最大模式。 /INTA中断响应信号（输出，三态） 当CPU响应外设中断请求时，发出两个连续的/INTA。 ALE地址锁存允许信号（输出） 是CPU提供给地址锁存器（8282）的控制信号，有效时，将AD上的地址打入锁存器。 /DEN数据允许信号（输出，三态） 当CPU发出数据允许信号作为数据总线收发器（8286）的数据输出允许信号。 DT//R数据发送/接收信号（输出，三态） 该信号用于控制数据总线收发器数据的传送方向，高电平时，CPU向内存或I/O端口写数据，低电平时，CPU从内存或I/O端口读入数据。 IO//M输入输出/存储器控制信号（输出，三态,8088） 当为高电平时，表示CPU正与I/O端口进行数据传送，为低电平时，表示CPU正与内存进行数据传送（见下表） /SS0系统状态信号（输出，三态,8088） 该信号与DT//R、IO//M信号的组合，表示对应的操作。 /WR写信号（输出，三态） 有效时，表示CPU正对I/O端口或内存进行数据写入。 HOLD总线请求信号（输入） 当CPU以外的总线设备要使用总线时，通过该引脚向CPU发一个信号。 HLDA总线响应信号（输出） 当CPU接收到HOLD后，通过该引脚向发HOLD设备发出HLDA，表示CPU已让出总线控制权，发 HOLD的设备可获总线的控制权。 /LOCK总线封锁信号（输出，三态） 低电平有效，当其有效时，别的总线主设备不能获得对系统总线的控制。/LOCK信号由前缀指令“LOCK”使其有效，且在本指令完成以前保持有效。当CPU处在DMA响应状态时，此线浮空。 /RQ//GT0，/RQ//GT1（双向） 这些请求／允许（Request／Grant）脚，是由外部的总线主设备请求总线并促使CPU在当前总线周期结束后让出总线用的。每一个脚是双向的，/RQ相当于HOLD，/GT相当于HLDA。GT0比GT1有更高的优先权。这些线的内部有一个上拉电阻，所以允许这些引脚不连接。 2.最大模式，最小模式 最小模式 — 整个系统中只有一个微处理器，如8086/8088，所有控制信号直接由CPU产生。 最大模式 — 整个系统中有两个或两个以上微处理器，除了有CPU外，还有协处理器8087，输入输出处理器8089等，所有总线控制信号由8288产生。 工作在最大模式下的CPU8288总线控制器来提供控制信号，这些控制信号取代在最小模式中的/WR、ALE、IO//M、DT//R、/DEN和/INTA。 3.协处理器8087和CPU的连接 8087除了MN//M