第32讲 时序逻辑电路的设计.ppt

　　(5) 画逻辑图，并检查电路能否自启动。由驱动方程和输出方程画出电路的逻辑图，如图5.75所示。 图5.75 例5-8的逻辑电路图 5.5.2 异步时序逻辑电路设计　　由于异步时序电路中各触发器的时钟脉冲不统一，因此设计异步时序逻辑电路要比同步电路多一步，就是为每个触发器选择一个合适的时钟信号，即求各触发器的时钟方程。除此之外，异步时序电路的设计方法与同步时序电路基本相同。 　　例5-9 试设计一个按自然态序编码的异步六进制加法计数器，具体要求如图5.76所示的状态图。　　解 (1) 选择触发器，求时钟方程、输出方程、状态方程和驱动方程。这里选用3个上升沿触发的边沿D触发器，分别用FF0、FF1、FF2表示。为了便于选取各个触发器的时钟信号，可以由状态图画出电路的时序图，如图5.77所示。 图5.76 例5-9的状态图 图5.77 例5-9的时序图 　　为触发器挑选时钟信号的原则是：第一，凡是要求触发器翻转的时刻，都必须有时钟信号发生；第二，在满足翻转要求的条件下，触发沿越少越好，这将有利于触发器状态方程和驱动方程的化简。根据上述原则，选定时钟方程为 　　由表5.18可画出输出和触发器次态的卡诺图，如图5.78所示。其中110和111是无效状态，它们所对应的最小项可做无关项处理。 图5.78 例5-9的卡诺图 　　在图5.78的4个卡诺图中，把没有时钟信号的次态也作为无关项处理，以利于状态方程的化简。由图5.78可得电路的输出方程为　　状态方程为 　　将状态方程与D触发器的特性方程Qn+1=D进行比较，得驱动方程为 　　(2) 画逻辑图，并检查电路能否自启动。根据所选用的触发器和求得的时钟方程、输出方程以及驱动方程，即可画出如图5.79所示的逻辑图。 图5.79 例5-9的逻辑电路图 第5章 时序逻辑电路 第32讲 时序逻辑电路的设计 5.5 时序逻辑电路的设计 根据设计要求 画原始状态图 最简状态图 画电路图 检查电路能否自启动 1 2 4 6 选触发器，求时钟、输出、状态、驱动方程 5 状态分配 3 化简 设计步骤: 确定输入、输出变量及状态数 2n-1M≤2n 　　例5-7 试设计一个带进位输出端的同步七进制加法计数器。　　解 (1) 建立原始状态图。依题意，七进制计数器应该有七个有效状态，设这七个状态为S0、S1、S2、…、S6。取进位输出信号为Y，同时规定有进位输出时Y=1，无进位输出时，Y=0。状态图如图5.68所示。　　图5.68已经是最简状态图，不能再化简。　　(2) 状态分配。采用自然态序3位二进制编码，有S0=000，S1=001，…，S6=110。根据状态分配的结果可以列出状态表，如表5.16所示。 图5.68 例5.7的状态图 　　(3) 选择触发器类型，求状态方程、输出方程和驱动方程。由于状态编码的位数n=3，所以需要三个触发器来构成。现选用3个下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。由状态表画出次态卡诺图，如图5.69所示。由于计数器正常工作时状态111不会出现，所以可以将这个最小项作为无关项处理，在卡诺图中用“×”表示。 图5.69 例5-7的卡诺图 　由图5.69(a)、(b)、(c)得状态方程为　由图5.69(d)得输出方程为 变换状态方程，使之与所选择JK触发器的特性方程一致，即经比较，可得驱动方程为 　　(4) 画逻辑图。由驱动方程和输出方程画得计数器的逻辑图，如图5.70所示。 图5.70 七进制计数器的逻辑图 　　(5) 检查电路的自启动能力。将无效状态111代入状态方程计算，得其次态为000，故电路能自启动。 例题： 设计一个带有进位输出端的十三进制计数器. 解： 该电路不需输入端,有进位输出用C表示，规定有进位输出时C=1，无进位输出时C=0。 十三进制计数器应该有十三个有效状态，分别用S0、S1、…S12表示。画出其状态转换图： 1 建立原始状态图 状态转换图不需化简。 因为231324，因此取触发器位数n=4。对状态进行编码，得到状态转化表如下： 状态化简 2 状态分配 3 4 选触发器，求时钟、输出、状态、驱动方程 电路次态/输出（ ）的卡诺图 状态方程： 若选用4个JK触发器，需将状态方程变换成JK触发器特性方程的标准形式，即Q*=JQ′+K′Q,找出驱动方程。 比较得到触发器的驱动方程： 画电路图 5 将0000作为初始状态代入状态方程计算次态，画出状态转换图，与状态转换表对照是否相同。最后检查是否自启动。 由状态转换图可知该电路能够自启动. 检查电路能否自启