第13章门电路和组合逻辑电路.ppt

逻辑图 =1 1 Ai Ci Si Ci-1 Bi 半加器构成的全加器 1 Bi Ai Ci-1 Si Ci CO ? CO ? 13.6 编码器 把二进制码按一定规律编排，使每组代码具有一特定的含义，称为编码。 具有编码功能的逻辑电路称为编码器。 n 位二进制代码有 2n 种组合，可以表示 2n 个信息。 要表示N个信息所需的二进制代码应满足 2n? N 1 二进制编码器 将输入信号编成二进制代码的电路。 2n个 n位 编码器 高低电平信号 二进制代码 (1) 分析要求： 输入有8个信号，即 N=8，根据 2n ? N 的关系，即 n=3，即输出为三位二进制代码。 例：设计一个编码器，满足以下要求： (1) 将 I0、I1、…I7 8个信号编成二进制代码。 (2) 编码器每次只能对一个信号进行编码，不 允许两个或两个以上的信号同时有效。 (3) 设输入信号高电平有效。 0 0 1 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 1 1 1 I0 I1 I2 I3 I4 I5 I6 I7 (2) 列编码表： 输入 输 出 Y2 Y1 Y0 (3) 写出逻辑式并转换成“与非”式 Y2 = I4 + I5 + I6 +I7 = I4 I5 I6 I7 . . . = I4+ I5+ I6+ I7 Y1 = I2+I3+I6+I7 = I2 I3 I6 I7 . . . = I2 + I3 + I6+ I7 Y0 = I1+ I3+ I5+ I7 = I1 I3 I5 I7 . . . = I1 + I3+ I5 + I7 (4) 画出逻辑图 1 0 0 0 0 0 0 0 1 1 1 I7 I6 I5 I4 I3 I1 I2 1 1 1 1 1 1 1 Y2 Y1 Y0 平均传输延迟时间 tpd 50% 50% tpd1 tpd2 TTL的 tpd 约在 10ns ~ 40ns，此值愈小愈好。 输入波形ui 输出波形uO 13.2.2 三态输出“与非”门 当控制端为高电平“1”时，实现正常的“与非”逻辑关系 Y=A?B “1” 控制端 D E 1. 电路 T5 Y R3 R5 A B R4 R2 R1 T3 T4 T2 +5V T1 截止 13.2.2 三态输出“与非”门 “0” 控制端 D E T5 Y R3 R5 A B R4 R2 R1 T3 T4 T2 +5V T1 1. 电路 导通 1V 1V 截止 截止 当控制端为低电平“0”时，输出 Y处于开路状态，也称为高阻状态。 Y E B A 逻辑符号 ? ? 0 高阻 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 0 ?表示任意态 13.2.2 三态输出“与非”门 三态输出“与非”状态表 A B E Y 输出高阻 功能表 三态门应用： 可实现用一条总线分时传送几个不同的数据或控制信号。 “1” “0” “0” 如图所示： 总线 A1 B1 E1 A2 B2 E2 A3 B3 E3 A1 B1 13.3 CMOS门电路 1.CMOS“非”门电路 D S G S D G +UDD A Y T1 T2 PMOS管 NMOS管 CMOS 管 负载管 驱动管 (互补对称管) A=“1”时，T1导通， T2截止，Y=“0” A=“0”时，T1截止， T2导通，Y=“1” Y= A 其他的CMOS门电路 1．CMOS与非门和或非门电路 （1）与非门 （2）或非门 (1) 静态功耗低（每门只有0.01mW, TTL每门10mW) (2) 抗干扰能力强 (3) 扇出系数大 (4) 允许电源电压范围宽 ( 3 ~ 18V ) (1) 速度快 (2) 抗干扰能力强 (3) 带负载能力强 13.4 组合逻辑电路的分析与综合 组合逻辑电路：任何时刻电路的输出状态只取决于该时刻的输入状态，而与该时刻以前的电路状态无关。 组合逻辑电路框图 X1 Xn X2 Y2 Y1 Yn