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硬布线控制器的设计与调试
科 目：计算机组成原理
指导教师：钟群峰 颜涛
实 验 人：邝俊彬 何建涛
实验时间：2009.12.25
1．总框图（数据通路图）
2．硬布线控制器逻辑模块图
3.模块ABEL语言源程序
MODULE kkandss
DECLARATIONS
INPUT
SWC, SWB, SWA PIN 3..5; 管脚号
IR7, IR6, IR5, IR4 PIN 6..9;
MF,T1, W1,W2,W3,W4, C,CLR PIN 10..17;
OUTPUT
ALU_BUS, AR1_INC, CEL, CER, LDAR1, LDAR2, LDDR1, LDDR2, LDER, LDIR, LDPC, LDR4,LRW PIN 29..41;
PC_INC,PC_ADD,RS_BUS,SW_BUS, WRD PIN;
SKIP, TJ, M1,M2,M3,M4,S0,S1,S2 PIN 63..76;
TEMP
MF1,SSTO NODE 结点 ISTYPE 属性定义语句 COM; 组合逻辑输出
RUN,ST NODE ISTYPE REG; 触发器输出
tKRR,tKRD,tKWE,tKLD,tPR NODE ISTYPE COM;
KRR1,KRD1,KWE1,KLD1,PR1,KRR2,KRD2,KWE2,KLD2,PR2 NODE ISTYPE COM;
ADD,SUB,MUL,AND,LDA,STA,JMP,JC,STP NODE ISTYPE COM;
CLK=.C.; 时钟输入（电平按低—高—低变化）
EQUATIONS
MF1=!CLRMF#T1CLR;
RUN:=CLR; 时钟赋值
RUN.CLK=MF1; 边沿触发器的时钟输入
ST:=CLRSSTO#CLRST;
ST.CLK=MF1;
SSTO=!STRUNW4;
“指令译码部分
tKRR=SWC!SWB!SWA;
tKRD=!SWC!SWBSWA;
tKWE=!SWCSWB!SWA;
tKLD=!SWCSWBSWA;
tPR=!SWC!SWB!SWA;
KRR1=!STtKRR;
KRR2=STtKRR;
KRD1=!STtKRD;
KRD2=STtKRD;
KWE1=!STtKWE;
KWE2=STtKWE;
KLD1=!STtKLD;
KLD2=STtKLD;
PR1=!STtPR;
PR2=STtPR;
ADD=PR2(!IR7)(!IR6)(!IR5)(!IR4);
SUB=PR2(!IR7)(!IR6)(!IR5)(IR4);
MUL=PR2(!IR7)(!IR6)(IR5)(!IR4);
AND=PR2(!IR7)(!IR6)(IR5)(IR4);
LDA=PR2(!IR7)(IR6)(!IR5)(IR4);
STA=PR2(!IR7)(IR6)(!IR5)(!IR4);
JMP=PR2(IR7)(!IR6)(!IR5)(!IR4);
JC=PR2(IR7)(!IR6)(!IR5)(IR4);
STP=PR2(!IR7)(IR6)(IR5)(!IR4);
“输出管脚
ALU_BUS=(ADD#SUB#MUL#AND)W3#(STAW4);
AR1_INC=(KRD2#KWE2)W4;
CEL=!((KRD2#KWE2#KLD2#KRR2)W1#(W3LDA)#(W4STA));
CER=(KLD2#KRR2)W2#(W1PR2);
LDAR1=W4(KRR1#KRD1#KWE1#KLD1)#(W2LDA)#(W2STA);
LDAR2=W4(KRR1#KLD1)#(PR2W1);
LDDR1=W2(ADD#SUB#MUL#AND);
LDDR2=LDDR1#(W2STA);
LDER=W3(KLD2#ADD#SUB#MUL#AND#LDA);
LDIR=CER;
LDPC=W4(PR1#JMP#(JCC));
LDR4=LDPC;
LRW=W1KRD2#W3LDA;
M1=!LDDR1;
M2=!LDDR2;
M3=W4(KRR1#KLD1);
M4=W4(PR1#JMP);
PC_INC=W1PR2;
PC_ADD=W4JCC;
RS_BUS=!(W2(LDA#STA)#W4(KRR2#JMP));
SW_BUS=!(W1(KWE2#KLD2#KRR2)#(W3KLD2)#(W4!ST));
S0=SUB#STA;
S1=ADD#SUB;
S2=MUL;
SKIP=W1!ST#(W1(KRD2#KWE2))#(W2(KRR2#STA))#W2(
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