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Encounter使用入门教程
本教程介绍一下自动布局布线工具Encounter的使用知识,开始以一个简单的十进制计数器版图的自动实现为例子,之后介绍包含block模块的复杂的版图自动实现。
在Designer Compiler使用入门教程中,笔者设计了一个十进制计数器,并经过Design Compiler对其进行综合后获得了门级综合网表文件counter.sv以及约束文件counter.sdc,根据这两个文件,我们就可以使用SOC Encounter实现十进制计数器的物理版图设计了。首先,我们要准备使用Encounter进行版图自动设计时所需要的数据:
时序库文件:fast.lib,slow.lib,tpz973gwc.lib,tpz973gbc.lib
物理库文件:tsmc18_6lm_cic.lef,tpz973g_5lm_cic.lef,tsmc18_6lm_antenna_cic.lef
门级网表文件:pad_counter.sv
时序约束文件:pad_counter.sdc
IO位置放置文件:pad_counter.io //在设计导入Encounter中指定PAD的放置位置文件,不是必须文件
还有其它一些文件在后面用到时进行介绍。
一、网表中添加PAD、编写IO Assignment File
这里,pad_counter.sv是加入PAD后综合得到的门级网表。工程项目中设计制作完成后的芯片要进行封装,PAD就是芯片在封装时连接封装引线的地方。一般信号输入/输出PAD即I/O PAD要在综合前添加进入网表中,电源电压PAD可以在综合时添加也可以在综合后添加。接下来就先介绍一下如何在网表中加入PAD,其实给网表加入PAD就是一般的module例化,和Verilog中一般的module模块例化是一样的。
这里介绍在综合时给设计中加入I/O PAD。十进制计数器的Verilog源程序如下:
module Cnt10(reset_n,clk,in_ena,cnt,carry_ena);
input clk;
input reset_n;
input in_ena;
output [3:0] cnt;
output carry_ena;
reg [3:0] cnt;
reg carry_ena;
always @(posedge clk or negedge reset_n)
begin
if(!reset_n)
cnt=4b0;
else if(in_ena cnt==4d10)
cnt=4b0;
else if(in_ena cnt4d10)
cnt=cnt+1b1;
end
always @(posedge clk or negedge reset_n)
begin
if(!reset_n)
carry_ena=1b0;
else if(in_ena cnt==4d10)
carry_ena=1b1;
else
carry_ena=1b0;
end
endmodule
加入PAD后的十进制计数器Verilog网表如下:
module Cnt10_PAD(reset_n,clk,in_ena,cnt,carry_ena); //顶层模块
input reset_n;
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