第二章eda_verilo语言第二章eda_verilog语言第二章eda_verilog语言第二章eda_verilog语言.pptVIP

EDA技术 Verilog语言 1) Net（网络连线）:由模块或门驱动的连线。 驱动端信号的改变会立刻 传递到输出的连线上。 例如：右图上，selb的改 变，会自动地立刻影响或 门的输出。 Verilog语言 2) 寄存器（reg）类型 数据储存单元的抽象。 默认初始值为X 常用行为语句结构来给寄存器类型的变量赋值。用来表示always块内的指定信号 Verilog语言 格式： reg[n-1:0] 数据名1，数据名2，……，数据名i； 或 reg[n:1] 数据名1，数据名2，……，数据名i； 例： reg rega； reg[3:0] regb，regc； 可以赋正值也可以赋负值，但当一个reg型数据是一个表达式 中的操作数时，它的值被当作无符号值，即正值。 如regb被赋值为-1，在表达式中被认为是？？ Verilog语言 例：寄存器的声明和使用 reg reset; initial begin reset=1`b1; #100 reset=1`b0; end Verilog语言 3) 整数、实数和时间寄存器类型 integer（通用寄存器数据类型，用于对数量进