Verilog HDL数字设计初步.pptVIP

Verilog 运算符 移位运算符（, ） 实现对操作数的左移/右移操作 语法： 操作数 （）移位次数 两个操作数，分布于操作符两侧 左侧操作数为要执行移位操作的数 右侧操作数为移位的次数 移位产生的空位补0 条件操作符 根据条件表达式的值执行不同的表达式 语法： cond_expr? expr1:expr2; cond_expr结果为真，则执行expr1，反之执行expr2。 Verilog 运算符 规约运算符（, ~, |, ~|, ^, ~^） 此类运算符的操作数只有1个，结果只有1位 ：如果操作数含有0位，则结果为0；如果含有x或z位，则结果为x；否则为1； ~：与相反 | ：如果操作数含有1位，则结果为1；如果含有x或z位，则结果为x；否则为0 ~|：与 | 相反 ^：如果操作数含有x或z位，则结果为x；如果含有偶数个1，则结果为0；否则结果为1 ~|：与^相反 如： A=‘b0110; 则 A=? |A=? ^A=? Verilog 运算符 连接运算符{ , , , …, } 将位于大括号{}中的两个或两个以上的用逗号,分隔的表达式进行按位拼接，得到一个长表达式 语法： {expr1, expr2, expr3, …, exprN} 如，设： wire [7:0] Dbus; wire [11:0] Abus; 则 assign Dbus[7:4]={Dbus[0], Dbus[1], Dbus[2], Dbus[3]}; 或 assign Dbus={Dbus[3:0], Dbus[7:4]}; 非定长常数不能连接 如：{Dbus, 5}; //非法 低4位反转赋高4位 高低4位交换 Verilog 运算符 复制运算符 用于按指定次数重复执行连接操作 语法 {repetition_number{expr1, expr2, …, exprN}}; reprtition_number为赋值次数 内层大括号{}为待重复的连接操作 如： Abus={3{4’b1011}}; //3次连接, Abus=12’b1011_1011_1011 {3{1’b1}}; //结果为 3’b111 {3{Ack}}; //结果与{Ack, Ack, Ack};相同（Ack为已定义变量） Abus={{4{Dbus[7]}}, Dbus}; //结果为{Dbus[7], Dbus[7], Dbus[7], Dbus[7], Dbus} Summary of Important Points Verilog HDL模块的结构 Verilog HDL语言要素 数据类型、运算符 常量、变量 寄存器和存储器 第五章：Verilog HDL 初步 现代数字系统设计 ——基于Verilog HDL 主讲：胡文静（Avonhu@126.com） 专业：电子信息工程 第五章 Verilog HDL语言 Important Points Verilog HDL模块的结构 Verilog HDL语言要素 数据类型、运算符 常量、变量 寄存器和存储器 Verilog HDL发展历史 什么是Verilog HDL? Verilog是一种硬件描述语言，可以在算法级、门级到开关级的多种抽象层次上对数字系统建模 语法结构上，继承和借鉴了许多C语言特性 版本演变 1983年，Gateway Automation公司创建（Philip Moorby） 1984~1986年，第一个Verilog HDL仿真器（Moorby） 1987年，Synopsys公司将Verilog作为综合工具的输入 1989年，Cadence收购Gateway，于1990年公开发布Verilog HDL IEEE 1364-1995 IEEE 1076-2001 IEEE 1076-2005 Top-down结构化设计思想 一个系统由总设计师先进行系统描述，将系统划分为若干模块，编写模块模型(一般为行为级)，仿真验证后，再把这些模块分配给下一层的设计师，由他们完成模块的具体设计，而总设计师负责各模块的接口定义 Verilog HDL建模的概念 Verilog建模与Top-Down结构化层次设计思想十分吻合 Verilog采用模块（Module）的概念来描述一个基本的功能块 模块（Module）通过接口（输入、输出或双向）被更高层模块调用，但隐藏内部实现细节，便于修改与维护 与数字电路对应关系 数字电路归结为“线”与“器件” 线：器件之间的物理连接，对应Verilog的wire等 器件：完成特定逻辑功能的物理实体，对应Verilog的module Verilog建模实质就是如何利用HDL语言对数字电路的线和器件以及相互关系进行描述的过程 Top-Down结构化