第7章时序逻辑电路试卷.ppt

第七章 时序逻辑电路 内容: 7.1 概念 7.2 静态锁存器和寄存器 7.3 动态锁存器和寄存器 7.1 概念 7.1.1 存储机理 正反馈：双稳态 静态：信号可以无限保持 鲁棒性好：对扰动不敏感 对触发脉冲宽度的要求： 脉冲触发宽度须稍大于沿 环路总的传播时间，也即 这两个反相器平均延时的 两倍。 4. 尺寸大 应用受到限制 亚稳态点 Latch（锁存器）与Register（寄存器） Latch 电平灵敏，不是边沿触发 正电平灵敏或负电平灵敏，即当时钟为高（低）电平时，输入的任何变化经过一段时间反映到输出上。 有可能发生竞争现象，只有通过使时钟脉冲宽度小于环路（包括反相器）的传输时间来避免。 基于Latch设计举例 负（N）Latch在 正（P）Latch在 时是透明的 时是透明的 寄存器和触发器 都是边沿触发器件 Register（寄存器）： 存放二进制数据的器件，通常由Latch构成 Flip－flop（触发器）： 任何由交叉耦合的门形成的双稳态电路 7.1.2 时序参数 建立（Set up）时间：tsu 维持（Hold）时间：thold 时钟至输出时间（max）：tclk-q 数据至输出时间（max）：td-q 时钟周期T Register时序参数 Latch时