数字电子技术曾晓宏第5章触发器课件教学.pptVIP

5.3 主从JK触发器 从触 发器 主触 发器 主从触发器 输入信号 输出信号 CP 1 为克服空翻现象，将两个同步触发器串联成主从结构： 两个触发器用相反的时钟控制，形成双拍式工作方式，即将一个时钟脉冲分为两个阶段： CP高电平时：主触发器接受输入信号，状态改变，而从触发器停止工作，保持不变；CP低电平时：从触发器接收主触发器的输出信号，跟随主触发器的状态改变，而主 触发器停止工作，不再接收外部输入信号。 这种触发方式称为主从触发。 5.3 主从JK触发器 5.3.1 主从JK触发器的电路组成和逻辑符号 在CP上升沿时,接收J、K 信息,Q不变化 在CP下降沿时,根据接收 到的J、K信息，Q变化 J K Qn+1 0 0 Qn 0 1 0 1 0 1 1 1 Qn CP 5.3 主从JK触发器 5.3.2 主从JK触发器的逻辑功能 1．当J=0，K=0时——保持功能。 2．当J=0，K=1时——置“0”功能，K称为置0端。 3．当J=1，K=0时——置“1”功能，J称为置1端。 4．当J=1，K=1时——翻转功能。 翻转功能又称计数功能。 11 10 0 1 11 01 00 01 00 10 (1）功能表： （2）特性方程： Qn+1 J K 功能 Qn 0 1 0 1 输出状态同J状态 0 0 0 1 1 0 1 0 输出状态同J状态 1 1 0 1 1 1 1 1 0 1 1 0 0 0 0 0 保持 0 1 0 1 Qn=Qn 5.3 主从JK触发器 5.3.2 主从JK触发器的逻辑功能 例：已知主从JK触发器J、K的波形如图所示，画出输出Q的波形图（设初始状态为0）。 在画主从触发器的波形图时，应注意以下两点： （1）触发器的触发翻转发生在时钟脉冲的触发沿（这里是下降沿） （2）判断触发器次态的依据是时钟脉冲下降沿前一瞬间输入端的状态。 电平触发和主从触发方式存在空翻和一次空翻现象，使得触发器的抗干扰能力降低。 边沿触发器只在CP时钟的正边沿（上跳沿）或者负边沿（下跳沿）到达时接收该瞬间的输入信号，进行状态的转换，防止了空翻的产生。这种触发方式称为边沿触发。 边沿触发器主要有维持阻塞D触发器、边沿JK触发器、CMOS边沿触发器等。 5.4 维持阻塞D触发器 5.4 维持阻塞D触发器 5.4.1维持阻塞D触发器的电路组成和逻辑符号 0 1 1 0 0 1 1 0 1 ①置1。 设：D=1 0 1 0 0 L1称为置1维持线。 L2称为置0阻塞线。 1 1 5.4 维持阻塞D触发器 5.4.2 维持阻塞D触发器的逻辑功能 0 1 0 0 1 1 0 0 1 ②置0。 设：D=0 1 1 1 L3称为置0维持线。 0 1 引入了维持线和阻塞线后，将触发器的触发翻转控制在CP上跳沿到来的一瞬间，并接收CP上跳沿到来前一瞬间的D信号。 触发器的直接置0和置1端 RD——直接置0端，低电平有效； SD——直接置1端；低电平有效。 RD和SD不受CP和D信号的影响，具有最高的优先级。 弃权 1 0 不定 Qn+1 1 1 0 1 1 0 0 0 SD RD 边沿触发的D触发器功能表 正沿触发 R D C1 S ∧ Q S R Q D 1D 逻辑符号 例：已知维持—阻塞D触发器的输入波形，画出输出波形图。 解：在波形图时，应注意以下两点： （1）触发器的触发翻转发生在CP的上升沿。 （2）判断触发器次态的依据是CP上升沿前一瞬间输入端D的状态。 5.5 集成触发器 5.5.1 集成JK触发器 1CP 1 74LS76 1K 2 VCC 16 1J 3 1RD 15 1SD 4 2RD 14 1Q 5 2CP 13 1Q 6 2K 12 2Q 7 2J 11 GND 8 2SD 10 2Q 9 NC 1 74LS72 2 VCC 3 J1 CP 4 RD 14 Q1 5 13 6 K2 12 Q 7 11 GND 10 9 J2 J3 8 K1 K3 SD 集成JK触发器的产品较多，比较典型的有TTL集成主从触发器74LS76和74LS72，高速CMOS双JK触发器HC76、边沿触发的JK触发器74LS112等。 5.5 集成触发器 5.5.1 集成JK触发器 翻转 1 1 ↓ 1 1 同步置1 1 0 1 ↓ 1 1 同步置0 0 1 0 ↓ 1