数字系统设计与EDA技术第2版于润伟第4章Quartus软件课件教学.pptVIP

四位加、减法器可以在全加器的基础上进行，把4个全加器、加减控制信号用异或门组合到一起。其应具备的管脚为输入端：A[3..0]、B[3..0]、Sign（0表示加法运算、1表示减法运算）；输出端：S[3..0]、Bit（加法运算时，Bit=1代表进位；减法运算时，Bit=0表示借位）。 馋死 PPT研究院 POWERPOINT ACADEMY * * * * * * * * * * * * * * 在线教务辅导网： 更多课程配套课件资源请访问在线教务辅导网 数字系统设计与EDA技术 主编：于润伟 本章要点 QuartusⅡ软件的获得 QuartusⅡ设计向导 数据比较器的设计 加法器的设计 4.1.1 软件的获得 （1）进入公司网站首页，网址是。 （2）单击Quartus II Web Edition（v9.0）后的【Software】按钮，进入Quartus II Web Edition（v9.0）下载窗口。 （3）单击Windows XP后的【Download】按钮。 （4）在Enter your email address下方的对话框中输入邮箱地址。 （5）单击【Continue】按钮。 （6）单击下载窗口最下方的Click to Download Your File Now链接，弹出下载对话框，选择文件保存路径后，等待下载完成。 1．安装 双击下载软件90_quartus_free的图标，出现安装向导。 2 ．单击【Next】按钮开始安装 3 ．授权 不同的授权文件具有不同的权限，学习版或基本版授权的软件在使用时会受到某些限制，例如有些功能或器件不可用，但对于学习软件的使用方法及其开发过程并不影响。其他版本的软件在安装完成之后，还需要完成授权工作，才能保证软件的正常工作。 1．项目准备 2．启动软件 3．打开项目建立向导 4．建立项目 5．添加文件 6．选择器件 7．选择EDA工具 8．摘要 1．建立图形输入文件 2．输入元件及管脚 3．元件的复制和移动 4．电路连接 5．元件命名 6．保存 1．编译 2．仿真 （1）建立波形文件。 （2）设置时间区域 （3）添加管脚 （4）编辑输入波形。 （5） 启动仿真 1．管脚锁定 2．编程 在数字控制设备中，经常需要对两个数字量进行比较，按比较结果进行控制选择。这种用来判断两个数字之间关系的逻辑电路称为数字比较器。仅仅比较两个数字是否相等的比较器称为同比较器；不但能够比较两个数字是否相等，还能比较两数大小的比较器称为大小比较器。 电路设计 设输入的两个一位二进制数分别为A、B，用Y表示比较结果。若两数相等，输出1；两数不等输出0。 电路设计 设输入的两个二进制数分别为A、B，用Y1、Y2和Y3表示比较结果。若AB，则Y1=1、Y2=0、Y3=0；若A=B，则Y1=0、Y2=1、Y3=0；若AB，则Y1=0、Y2=0、Y3=1。 加法器能够完成二进制数字的加法运算，是最基本的运算单元电路，有半加器和全加器两种。 4.4.1 半加器 只考虑两个加数本身的相加，不考虑来自低位的进位，这样的加法运算称为半加，实现这种运算的逻辑电路称为半加器。半加器可对两个一位二进制数进行加法运算，同时产生进位。 设半加器的输入端为A（被加数）和B（加数）；输出端为S（和）和C（进位）。根据半加器的题目要求列出真值表。 不仅考虑两个一位二进制数的相加，而且还考虑来自低位进位的运算电路，称为全加器。全加器有3个输入端、2个输出端。 电路设计 设全加器的输入端为A（被加数）、B（加数）、Ci（低位进位）；输出端为S（和）和Co（进位）。根据全加器的题目要求列出真值表。 根据运算符号的不同状态，既能够进行加法运算，又能够进行减法运算的数字电路叫做加、减法器。四位加、减法器是可以对2个四位二进制数进行加、减运算，并考虑来自低位的进位。 * * * * * * * * * * * * * *