数字逻辑电路李中发第8章常用时序逻辑部件课件教学.pptVIP

8.5.1 基本寄存器 1、单拍工作方式基本寄存器 无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0～D3，就立即被送入进寄存器中，即有： 2、双拍工作方式基本寄存器 （1）清零。CR=0，异步清零。即有： （2）送数。CR=1时，CP上升沿送数。即有： （3）保持。在CR=1、CP上升沿以外时间，寄存器内容将保持不变。 8.5.2 移位寄存器 1、单向移位寄存器 并行输出 4位右移 移位寄存器 时钟方程： 驱动方程： 状态方程： 并行输出 4位左移 移位寄存器 时钟方程： 驱动方程： 状态方程： 单向移位寄存器具有以下主要特点： （1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。 （2）n位单向移位寄存器可以寄存n位二进制代码。n个CP脉冲即可完成串行输入工作，此后可从Q0～Qn-1端获得并行的n位二进制数码，再用n个CP脉冲又可实现串行输出操作。 （3）若串行输入端状态为0，则n个CP脉冲后，寄存器便被清零。 2、双向移位寄存器 M=0时右移 M=1时左移 3、集成双向移位寄存器74LS194 8.5.3 寄存器的应用 1、环形计数器 结构特点 即将FFn-1的输出Qn-1接到FF0的输入端D0。 工作原理 根据起始状态设置的不同，在输入计数脉冲CP的作用下，环形计数器的有效状态可以循环移位一个1，也可以循环移位一个0。即当连续输入CP脉冲时，环形计数器中各个触发器的Q端或端，将轮流地出现矩形脉冲。 能自启动的4位环形计数器 状态图 由74LS194构成的能自启动的4位环形计数器 时序图 3、同步十进制可逆计数器 实现同步十进制加法计数器的功能 实现同步十进制减法计数器的功能 1、异步十进制加法计数器 时钟方程 输出方程 8.2.2 异步十进制计数器 驱动方程 状态方程 2、异步十进制减法计数器 时钟方程 输出方程 驱动方程 状态方程 8.3 集成计数器 8.3.1 集成二进制计数器 1、集成同步二进制计数器 ①CR=0时异步清零。 ②CR=1、LD=0时同步置数。 ③CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步计数。 ④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。 74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。 ①CR=1时，异步清零。 ②CR=0、EN=1时，在CP脉冲上升沿作用下进行同步加法计数。 ③CR=0、CP=0时，在EN脉冲下降沿作用下进行同步加法计数。 ④CR=0、EN=0或CR=0、CP=1时，计数器状态保持不变。 U/D是加减计数控制端；CT是使能端；LD是异步置数控制端；D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端；CO/BO是进位借位信号输出端；RC是多个芯片级联时级间串行计数使能端，CT＝0，CO/BO＝1时，RC＝CP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。 CR是异步清零端，高电平有效；LD是异步置数端，低电平有效；CPU是加法计数脉冲输入端；CPD是减法计数脉冲输入端； D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端； CO是进位脉冲输出端；BO是借位脉冲输出端；多个74LS193级联时，只要把低位的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯片的CR端连接在一起，LD端连接在一起，就可以了。 2、集成异步二进制计数器 ①CR=0时异步清零。 ②CR=1、CT/LD=0时异步置数。 ③CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲CP加在CP0端、把Q0与CP1连接起来，则构成4位二进制即16进制异步加法计数器。若将CP加在CP1端，则构成3位二进制即8进制计数器，FF0不工作。如果只将CP加在CP0端，CP1接0或1，则形成1位二进制即二进制计数器。 1、集成同步十进制计数器 集成十进制同步加法计数器74160、74162的引脚排列图、逻辑功能示意图与74161、74163相同，不同的是，74160和74162是十进制同步加法计数器，而74161和74163是4位二进制（16进制）同步加法计数器。此外，74160和74162的区别是，74160采用的是异步清零方式，而74162采用的是同步清零方式。 74190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74191相同。 74192是双时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74193相同。 8.3.2 集成十进制计数器 2、集成异步十进制计数器 8.4 N进制计数器 8.4.1 N进制计数器的构成 1、用同步清零端或置数端归零构成N进置计数器 2、用异步清零端或置数端