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2.十进制计数器 下面以74LS192为例介绍十进制同步计数器。74LS192的逻辑图如图8-31a所示。 图8-31 74LS192十进制同步计数器 第二节 时序逻辑电路 返回本 章目录 该计数器的计数是可逆的，可以作加法计数，也可以作减法计数。它有两个时钟输入端：从CU输入时，进行加法计数；从CD输入时，进行减法计数。它有进位和借位输出，可进行多位串接计数；还有独立的置“0”输入端，并且可以单独对加法或减法计数进行预置数，其功能表如表8-11所示。 表8-11 74LS192功能表 第二节 时序逻辑电路 4LS148是8-3线优先编码器,其功能表如表8-1所示。 表8-1 74LSl48编码器功能表 第一节 组合逻辑电路 最常用的一种二-十进制编码是8421-BCD码，其编码表如表8-2所示。 表8-2 8421 BCD码编码表 第一节 组合逻辑电路 74LS148优先编码器的引脚排列及逻辑符号如图8-11所示。 图8-11 74LS148编码器的电路、引脚排列及逻辑符号 第一节 组合逻辑电路 74LS147优先编码器的功能表如表8-3所示。 表8-3 74LSl47优先编码器功能表 第一节 组合逻辑电路 74LS147优先编码器的引脚图及逻辑符号如图8-12所示。 图8-12 74LS147编码器的引脚及逻辑符号 第一节 组合逻辑电路 四、译码器 1.概述 译码是编码的逆过程，是将代码所表示的信息翻译过来的过程。如图8-13所示为2-4线译码器。 图8-13 2-4线译码器 第一节 组合逻辑电路 改变输入的状态可得出相应的结果，如表8-4所示。 表8-4 2-4线译码器功能表 第一节 组合逻辑电路 2.二进制译码器 二进制译码器是将二进制代码的所有组合状态都翻译出来的电路。下面以常用的74LS138为例讨论二进制译码器。 3.二-十进制译码器 将四位二-十进制代码翻译成一位十进制数字的电路是二十进制译码器，又称为BCD-十进制译码器。如图8-14所示为74LS42 BCD-十进制译码器的逻辑图。 第一节 组合逻辑电路 该译码器有三个输入端C、B、A和八个输出端Y0～Y7，所以称为3-8线译码器，其功能表如表8-5所示。。 表8-5 74LSl38译码器功能表 第一节 组合逻辑电路 图8-14 74LS42 BCD-十进制译码器的逻辑符号 第一节 组合逻辑电路 74LS42 BCD-十进制译码器的功能表见表8-6。 表8-6 74LS42 BCD——十进制译码器功能表 第一节 组合逻辑电路 4.显示译码器 常见的显示译码器采用数字显示电路，通常由译码器、驱动器和显示器等部分组成。七段显示器应用最普遍，如图8-15所示。 图8-15 半导体显示器 第一节 组合逻辑电路 为了利用不同发光段组合显示出0～9共10个数字，如图816所示，必须将数码经译码器译出，然后经驱动器点亮对应的段，即对应于一组数码，译码器应有确定的几个输出端有信号输出。 图8-16 七段数字显示器发光段组合图 第一节 组合逻辑电路 如图8-17所示为74LS48显示译码器的引脚排列图 图8-17 74LS48显示译码器的引脚排列图 第一节 组合逻辑电路 返回本 章目录 如表8-7所示为74LS48的逻辑功能表 表8-7 74Ls48显示译谒器的逻辑功能表 第一节 组合逻辑电路 一、基本触发器 1.基本RS触发器 第二节 时序逻辑电路 图8-18 基本RS触发器 ａ）逻辑图ｂ）逻辑符号ｃ）逻辑符号 其功能可以用真值表列出，如表8-8所示。 表8-8 真值表 第二节 时序逻辑电路 基本RS触发器输出状态的变化也可以用波形图来描述，如图8-19所示。 图8-19 波形图 第二节 时序逻辑电路 2.RS触发器 在基本RS触发器的基础上，加两个与非门就构成了时钟控制的RS触发器，如图8-20所示。 图8-20 时钟控制RS触发器 第二节 时序逻辑电路 3.D触发器 RS触发器有一个缺点，即存在禁止条件——R、S不能同时为1。为了保证R、S不同时为1，可将图8-20中的R端接到D门的输出端，这样就构成了D触发器，如图8-21所示。 图8-21 D触发器 第二节 时序逻辑电路 4.T触发器 图8-22 T触发器 第二节 时序逻辑电路 5.JK触发器 JK触发器是一种多功能触发器，具有RS触发器和T触发器的功能。JK触发器也是一种双输入端触发器，将T触发器中的T端断开分别作为J、K输入端，这样就构成了JK触发器，如图8-23所示。 图8-23 JK触发器 第二节 时序逻辑电路 5.JK触发器 JK触发器是一种多功能触发器，具有RS触发器和T触发器的功能。JK触发器也是一种双输入端触发器，将T触