本科毕业设计期中检查报告.docVIP

本科毕业设计（论文）中期检查报告 课题名称： 基于FPGA的等精度多功能频率测试仪 学院（系）： 自动化学院（电技系） 年级专业： 电技10级*班（学号***********） 学生姓名： ** 指导教师： ** 检查日期： 2014年4月30日 课题已完成的内容 自毕业设计开始进入正题以来经过认真的学习和刻苦的钻研我现在已经掌握了FPGA和单片机的一些基本功能进一步了解了在设计当中单片机系统SOC系统完成了主系统部分和频率计FPGA设计部分的VHDL程序设计 基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，即测量精度随被测信号的频率的变化而变化，在实用中有较大的局限性，而等精度频率计不但具有较高的测量精度，且在整个频率区域能保持恒定的测试精度。 在此完成的设计项目可达到的指标为： 1．频率测量 测量范围 信号：方波、正弦波；幅度：0.5V～5V；频率：0.1Hz～10MHz b．测量误差≤0.001% 2．脉冲宽度测量 a．测量范围 信号：脉冲波；幅度：0.5V～5V；脉冲宽度1μs — 1s b．测量精度≤0.1μs 3．测量并显示周期脉冲信号（幅度0.5V～5V、频率1Hz～1kHz）的占空比， 占空比变化范围为10%～90%，测量误差≤1%。 4．显示器 十进制数字显示，显示刷新时间为5秒的轮流显示或固定显示，可转换。 5. 具有自校功能，时标信号频率为1MHz。 6. 自行设计满足本设计任务要求的稳压电源。 在以上测量范围以及测量误差条件下，进行小信号的频率测量，提出并实 现抗干扰的措施。 2、熟悉测频原理及FPGA功能 ,其频率可表示为fN/T，这种测量方式的精度会随被测信号频率的下降而降低。本设计采用等精度测频方法，“预置门控信号”CL可由单片机发出，可以证明，在一秒至0.1秒间选择的范围内，CL的时间宽度对测频精度几乎没有影响，在此设其宽度为TBZH和TF模块式两个可控的32位高速计数器，BENA和ENA分别是他们的技术允许信号端，高电平有效。标准频率信号从BZH的时钟输入端BCLK输入，设其频率为F；经整形后的被测信号从与BZH相似的32位计数器TF的时钟输入端TCLK输入，设其真实频率值为F1，被测频率为F2. 测频原理为F s) 同时计数。当T秒后，预置门信号被单片机置为低电平，才通过D触发器将这两个计数器同时关闭。CL的宽度和发生的时间都不会影响计数使能信号（START）允许计数的周期总是恰好等于待测信号TCLK的完整周期数这样一个事实，这正是确保TCLK在任何频率条件下都能保持恒定精度的关键，并且，Cl宽度的改变以及随机的出现时间的误差最多只有BCLK信号的一个时钟周期，如果BCLK由精确稳定的警惕振荡器（100MHz）发出，则任何时刻的绝对测量误差只有亿分之一秒。设在一次预置门时间T中被测信号的计数为Nx，对标准频率信号的计数值Ns，则下式成立：Fx/Nx=Fs/Ns，最后通过控制SEl选择信号和64位至8位的多路选择器MUX64-8，将计数器BHZ和TF中得 star 100MHz标准频率信号BCLK 预置门控信号 Data[7..0] 清零信号CLR 数据输出通道选择SEL[2..0] 等精度频率计主控结构单片机用于控制FPGA的测频操作和读取数据并作出相应数据处理安排单片机P0口直接读取测试数据P2口向FPGA发控制命令 管脚连接方式 0口接7..0],负责读取测频数据 单品阿基可以通过信号START了解计数是否结束以确定合适可以读取数据 EEND的功能与START基本相同当其由低电平变成高电平时指示脉宽计数结束 P2.2，P2.1和2..0]相接，用于控制多路通道的数据选择。当SEL分别为“000”，“001”“010”“011”时，由低8位到高8位读出标准频率计数值；当SEL分别为