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数字电子技术基础教学课件ppt作者赵莹CH410课件.ppt
组合逻辑电路 4.10用VHDL描述组合逻辑电路 1．8线-3线编码器VHDL描述 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY encoder1 IS PORT ( d: IN STD_LOGIC_VECTOR ( 7 DOWNTO 0 )； encode: OUT STD_LOGIC_VECTOR ( 2 DOWNTO 0 ))； END encoder1； ARCHITECTURE one OF encoder1 IS BEGIN encode = ”111” WHEN d(7)=’1’ else ”110” WHEN d(6)=’1’ else ”101” WHEN d(5)=’1’ else ”100” WHEN d(4)=’1’ else ”011” WHEN d(3)=’1’ else ”010” WHEN d(2)=’1’ else ”001” WHEN d(1)=’1’ else ”000” WHEN d(0)=’1’ ; END one； 2．3线-8线译码器VHDL描述 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY decoder1 IS PORT ( A: IN STD_LOGIC_VECTOR ( 2 DOWNTO 0 )； S: IN STD_LOGIC； Y: OUT STD_LOGIC_VECTOR ( 7 DOWNTO 0 ))； END decoder1； ARCHITECTURE behave4 OF decoder1 IS SIGNAL SA: STD_LOGIC_VECTOR ( 3 DOWNTO 0 )； BEGIN SA = SA； WITH SA SELECT Y = WHEN “0000”； WHEN “0001”； WHEN “0010”； WHEN “0011”； WHEN “0100”； WHEN “0101”； WHEN “0110”； WHEN “0111”； WHEN OTHERS； END behave4； 3．4选1数据选择器的VHDL描述 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY mux41 IS PORT ( a,b,c,d: IN STD_LOGIC； s: IN STD_LOGIC_VECTOR ( 1 DOWNTO 0 ))； y: OUT STD_LOGIC); END mux41； ARCHITECTURE one OF mux41 IS BEGIN PROCESS(s,a,b,c,d) BEGIN CASE s IS WHEN ”00”=y=a; WHEN ”01”=y=b; WHEN ”10”=y=c; WHEN ”11”=y=d; WHEN OTHERS=y=’x’; END CASE END PROCESS END one； 组合
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