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CTRDIV16 CT=0 M1 M2 G3 G4 C5/2,3,4+ ┐3CT=15 D0 Q0 LD CP CR CTT CTP CO 1,5D [1] [2] [4] [8] 图6-2-24 CT54/74161逻辑符号 CT54161/CT74161(CT54160/CT74160)具有异步清零的功能,具有同步清零功能的计数器有:4位二进制同步计数器CT54163/CT74163、 CT54S163/CT74S163等。 Q1 Q2 Q3 D1 D2 D3 保 持 × × × × 1 1 1 0 减法计数 × × × × ↑ 1 1 0 加法计数 × × × × 1 ↑ 1 0 d3 d2 d1 d0 d3 d2 d1 d0 × × 0 0 0 0 0 0 × × × × × × × 1 Q3 Q2 Q1 Q0 D3 D2 D1 D0 CPD CPU LD CR 输 出 输 入 表6-2-10 同步加/减计数器(双时钟)功能表 (2) 双时钟加/减计数器CT54193/CT74193 减法计数脉冲 加法计数脉冲 异步置数控制信号,低电平有效 异步清零信号,高电平有效 保 持 × × × × × × 1 1 减法计数 × × × × ↑ 1 0 1 加法计数 × × × × ↑ 0 0 1 d3 d2 d1 d0 d3 d2 d1 d0 × × × 0 Q3 Q2 Q1 Q0 D3 D2 D1 D0 CP U/D CT LD 输 出 输 入 表6-2-11 同步加/减计数器功能表 (3) 4位二进制同步加/减计数器 加/减计数方式控制信号 计数控制信号,低电平有效 异步置数控制信号,低电平有效 CTRDIV16CT54/74161 Q0 Q1 Q2 Q3 LD CTP 图6-2-25 CT54/74161构成12位二进制加法计数器 Ⅰ CO CTT CP 1 2 4 8 CTRDIV16CT54/74161 Q4 Q5 Q6 Q7 LD CTP Ⅱ CO CTT CP 1 2 4 8 CTRDIV16CT54/74161 Q8 Q9 Q10 Q11 LD CTP Ⅲ CO CTT CP 1 2 4 8 1 CP (4) 集成计数器功能扩展 对于某一片计数器,只有当所有的低位片都计满(状态循环一周)并输出为1时,才计入一个计数脉冲。 异步计数器中的各级触发器的时钟脉冲,不一定都是计数输入脉冲,各级触发器的状态转移不是在同一时钟作用下同时发生的。所以,在分析异步计数器时,必须注意各级触发器的时钟信号。 图6-2-26 4位二进制异步计数器 1T 1 Q1 C1 CP 1T 2 Q2 C1 1T 3 Q3 C1 1T 4 Q4 C1 RD 例6-3 分析图6-2-26所示的异步计数器电路。 6.2.4 异步计数器 解 确定各级触发器的输入激励和时钟信号,写出状态转移方程。 各级触发器的时钟信号。 根据状态转移方程列状态转移表。 0 0 0 0 1 1 1 1 15 1 1 1 1 0 1 1 1 14 0 1 1 1 1 0 1 1 13 1 0 1 1 0 0 1 1 12 0 0 1 1 1 1 0 1 11 1 1 0 1 0 1 0 1 10 0 1 0 1 1 0 0 1 9 1 0 0 1 0 0 0 1 8 0 0 0 1 1 1 1 0 7 1 1 1 0 0 1 1 0 6 0 1 1 0 1 0 1 0 5 1 0 1 0 0 0 1 0 4 0 0 1 0 1 1 0 0 3 1 1 0 0 0 1 0 0 2 0 1 0 0 1 0 0 0 1 1 0 0 0 0 0 0 0 0 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 次态 [N(t)] 原状态 [S(t)] 序号 表6-2-12 4位二进制异步计数器状态转移表 特点:最低位触发器,来一个脉冲翻转一次;其他触发器在所有相邻低位触发器由1变0时,翻转一次。 异步计数器的工作特点: 1.电路结构简单; 以4位二进制异步计数器为例,当各级触发器状态处于1111时,在下一个计数脉冲的作用下,各级触发器状态依次由1变0。在这个过程中,计数器状态由1111变为0000所需要的时间为4倍的触发器延迟时间,这就要求在这段时间内不能出现下一个时钟脉冲,否则将使计数器状态出现混乱。 因此,异步计数器对计数脉冲的频率有严格的要求。
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