2-7非及闸NANDgate.ppt

Chapter 2 Logic Gate Operation and Specifications 邏輯閘運算與規格 學習目的 能描述邏輯閘之運算，建構真值表，繪製時序圖 畫出IC外部連結以建構邏輯功能。 使用logic pulser和logic probe，作問題解決。 產生特殊波形。 基本邏輯閘的布爾方程式和真值表之比較。 Exclusive-OR和exclusive-NOR閘之運算和使用，建構其真值表和繪製時序圖。 決定輸出電壓對電流比 解釋gate loading, fan-out, noise margin, time parameters。 討論TTL，CMOS之差異和適當使用。 描述TTL和CMOS之介面的技術和推理。 導論 邏輯閘（logic gate）是數位電子迴路的建構基塊。有7種基本邏輯閘：AND,OR,NAND,NOR,INVERT,exclusive-OR,exclusive-NOR。 IC邏輯閘（integrated circuit logic gates，SSI，small-scale integration） 組合邏輯迴路（combinational logic circuit，MSI，medium-scale integration） 微處理系統（microprocessor systems，large-scale integration and very-large-scale integration，LSI and VLSI） 三種常用數位IC邏輯家族：TTL，CMOS，和ECL（emitter-coupled logic）。 不同型態依據不同速度，消耗功率，溫度範圍，電壓，電流而使用，要參照製造商的資料手冊。 2-2 或閘 OR gate *2-13邏輯閘IC家族 標準化編號：F fast快速 字首製造商：S：Signetics。DM：National semiconductor。SN： Texas Instrument。 字尾包裝型態： N：DIP（plastic dual-in-line package）。W：ceramic flatpack。 D：surface-mounted SO plastic package。 7400 two-input NAND gate：p. 44 兩個negative clamping diodes：防護短期負輸入電壓。 輸入電晶體Q1為多射極電晶體（multiemitter transistor）。 Q2提供控制及電流升壓（current boosting）到圖騰極（totem pole）輸出階段。 Q3和Q4的開（短）路是相反的，Q3短路則輸出電位為high，斷路時為low。 *2-13 邏輯閘IC家族 標準化編號：F fast快速 字首製造商：S：Signetics。DM：National semiconductor。SN： Texas Instrument。 字尾包裝型態： N：DIP（plastic dual-in-line package）。W：ceramic flatpack。 D：suface-mounted SO plastic package。 7400 two-input NAND gate 兩個negative clamping diodes：防護短期負輸入電壓。 輸入電晶體Q1為多射極電晶體（multiemitter transistor），作用為AND。 Q2提供控制及電流升壓（current boosting）到圖騰極（totem pole）輸出階段。 Q2、Q3和Q4整體為反相作用。Q3為通路而Q4斷路時，則輸出電位為high，其他則為low。 *2-13 邏輯閘IC家族 散開（fan-out）：指不超過電流等級時，連接到單一輸出同家族的閘數量。等於I-OH/I-IH。 Source current I-OH：高電位時，輸出電流之容量（負號表示離開）。 I-IH：高電位時，輸入電流之容量。 通常Fan-out在高電位相同於低電位，若不是，選較小者。 Sink current I-OL：低電位時，流入輸出端進入地面之電流之容量。 高電位輸出時，反向洩漏電流（reverse leakage current）和射極箭頭方向相反。P. 46。 I/O 電流和fan-out的摘要 改進TTL 減少內電阻，可以減少RC時間（傳播延遲，propagation delay），但是功率損耗增加，74HXX系列，速度─功率乘積（speed-power product，S-P）不變。74LXX系列，內電阻增加，功率減少，但是傳播延遲增加。此二種已經被Schottky TTL和CMOS取代。 標準TTL的速度限制來自基極區域的電容電