chp3-3_并行存储器1题稿.ppt

第三章 内部存储器 3.1存储器概述 3.2SRAM存储器 3.3DRAM存储器 3.4只读存储器和闪速存储器 3.5并行存储器 3.6Cache存储器 3.5 并行存储器 由于CPU和主存储器之间在速度上是不匹配的，这种情况便成为限制高速计算机设计的主要问题。为了提高CPU和主存之间的数据传输率，除了主存采用更高速的技术来缩短读出时间外，还可以采用并行技术的存储器。 3.5 并行存储器 解决途径 多个存储器并行工作 并行访问和交叉访问 设置各种缓冲器 通用寄存器 采用分层的存储系统 Cache（第6节） 虚拟存储系统（第9章） 3.5 并行存储器 一、双端口存储器 1、双端口存储器的逻辑结构 双端口存储器由于同一个存储器具有两组相互独立的读写控制电路而得名。由于进行并行的独立操作，因而是一种高速工作的存储器，在科研和工程中非常有用。 举例说明，双端口存储器IDT7133的逻辑框图 。如下页图。 3.5 并行存储器 3.5 并行存储器 2、无冲突读写控制 当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。当任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制(CE)和输出驱动控制(OE)。读操作时，端口的OE(低电平有效)打开输出驱动器，由存储矩阵读出的数据就出现在I/O线上。 3、有冲突读写控制 当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了BUSY标志。在这种情况下，片上的判断逻辑可以决定对哪个端口优先进行读写操作，而对另一个被延迟的端口置BUSY标志(BUSY变为低电平)，即暂时关闭此端口。 3.5 并行存储器 4、有冲突读写控制判断方法 (1)如果地址匹配且在CE之前有效，片上的控制逻辑在CEL和CER之间进行判断来选择端口(CE判断)。 (2)如果CE在地址匹配之前变低，片上的控制逻辑在左、右地址间进行判断来选择端口(地址有效判断)。 无论采用哪种判断方式，延迟端口的BUSY标志都将置位而关闭此端口，而当允许存取的端口完成操作时，延迟端口BUSY标志才进行复位而打开此端口。 3.5.1双端口存储器 3.5 并行存储器 二、多模块交叉存储器：一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块中如何安排，有两种方式：一种是顺序方式，一种是交叉方式 3.5 并行存储器 假设有n个存储体，每个存储体的容量为m个存储单元 顺序方式： 3.5 并行存储器 1、顺序方式 [例]M0－M3共四个模块，则每个模块8个字 顺序方式：? M0：0—7 ????????????? M1：8－15 ??????????????? M2：16－23 ??????????????? M3：24－31 5位地址组织如下： X X??? X X X 高位选模块，低位选块内地址 特点：某个模块进行存取时，其他模块不工作，优点是某一模块出现故障时，其他模块可以照常工作，通过增添模块来扩充存储器容量比较方便。缺点是各模块串行工作，存储器的带宽受到了限制。 3.5 并行存储器 2、交叉方式 （可以实现多模块流水式并行存取） 3.5 并行存储器 [例]M0－M3共四个模块，则每个模块8个字 交叉方式： ??????????????? M0：0，4,...除以4余数为0 ??????????????? M1：1，5,...除以4余数为1 ??????????????? M2：2，6,...除以4余数为2 ??????????????? M3：3，7,...除以4余数为3 5位地址组织如下： X X X??? X X 高位选块内地址，低位选模块 特点：连续地址分布在相邻的不同模块内，同一个模块内的地址都是不连续的。优点是对连续字的成块传送可实现多模块流水式并行存取，大大提高存储器的带宽。使用场合为成批数据读取。 3.5 并行存储器 3、多模块交叉存储器的基本结构 右图为四模块交叉存储器结构框图。主存被分成4个相互独立、容量相同的模块M0，M1，M2，M3，每个模块都有自己的读写控制电路、地址寄存器和数据寄存器，各自以等同的方式与CPU传送信息。在理想情况下，如果程序段或数据块都是连续地在主存中存取，那么将大大提高主存的访问速度。 3.5 并行存储器 通常在一个存储器周期内，n个存储体必须分时启动，各个存储体的启动间隔为τ,T为一个字的存取周期，则 n ≥ T /τ （n为交叉存取度） 整个存储器的存取速度有望提高n倍从存储器中连续读取x个字 例5 设存储器容量为32字，字长64位，模块数m=4，分别用