数字版图流程与工具1范例.ppt

数字后端设计流程-14 DRC DRC原理：基于计算机图形学！ 版图中的不同结构可以表示为不同的层，如： N阱 P阱 栅 各层金属线 版图中的每一个电路原件与连接线均由一系列具有一定大小，位于相应位置的矩形构成。 规则检查则建模为图形性质计算 数字后端设计流程-14 DRC 数字后端设计流程-15 LVS LVS – layout vs schematic LVS是为了检查版图文件功能与原有电路设计功能的一致性。 LVS的原理：网表比对！ 参考网表为APR工具时钟树、复位树综合后的网表。-- HDL文件 比对网表为LVS工具从版图中提取电路元件以及连接关系以后得到的网表 LVS软件根据标准单元库设计者提供的cdl网表文件从版图中提取电路网表。 数字后端设计流程-16 LVS 什么时候需要做DRC/LVS？ 只要对版图信息做修改，就需要做DRC/LVS检查。 数字后端设计流程-17 CALIBRE MENTOR GRAPHIC – CALIBRE 专业的DRC/LVS软件，可以单独使用，也可以嵌入virtuoso,astro中联合使用。 使用foundry提供的DRC/LVS检查脚本，可以自动完成DRC/LVS工作，且给出错误报告。 检查出的错误需要在版图编辑工具中修改。 DRC/LVS工具还有DIVA,DRACURA等。。。 数字后端设计流程-18 VIRTUOSO CADENCE – VIRTUOSO 专业版图编辑工具，结合CALIBRE可以对版图做在线检查修改。 使用方式与PROTEL类似。。 VIRTUOSO生成最终流片版图 数字后端设计流程-19 SIGN-OUT 当设计完成时，应当保证其时序，功能，工艺等指标完全达到要求，只要有任意一点不能达标，便需要重新对设计做修改！ Foundry为了规避责任，故要求设计者在提交版图时签字画押，说明此版图已经经过检查，是没有错误的。。。 流片很贵，大家应慎之又慎。。。 Contents 基于标准单元的ASIC设计流程 1 数字前端设计(front-end) 2 数字后端设计(back-end) 3 Q A 4 3 教研室ASIC后端文件归档 教研室现有的ASIC工具软件 SYNOPSYS Design Compiler 2004, Design Compiler 2006 Prime Time 2004, Prime Time 2006 Formality 2004, Formality 2006 Astro 2004, Astro 2006 CADENCE Virtuoso ic5451 MENTOR GRAPHIC Calibre 2005 以及相应破解和教程 ASIC design flow Verification 利用SDF文件进行动态时序仿真:利用功能仿真时。用verilog 编写的test_bench 文件 形式验证:利用数学算法检查设计的逻辑的等效性，静态验证，需要的时间比动态仿真少，验证全面。在这里验证RTL描述与gate_level网表的逻辑等效性。 Floorolanning and global Routing； Estimated 寄生电容和RC delay的抽取； 利用抽取的参数静态时序分析，若时序不满足要求，生成custom wire_load 做incremental synthesis即post_layout的优化,采用reoptimize_design –in_place命令，其script文件需反标抽取的参数到设计； Detail routing； real寄生电容和RC delay的抽取； 利用抽取的参数静态时序分析，修正hold_time如需要做post_layout的优化； 生成post_layout的SDF文件,做gate_level仿真验证； search_path 定义库文件所在的搜索路径 ?? 目标库（targe_library）：是DC在mapping时将设计映射到特定工艺所使用的库，就是使用目标库中的元件综合成设计的门级网表 ?? 连接库（link_library）：是提供门级网表实例化的基本单元，也就是门级网表实例化的元件或单元都来自该库。连接库定义为标准单元的db格式的库文件加上pad db格式的库文件，加上ROM，RAM等宏单元库文件 ?? 符号库（symbol_library)：是工艺库元件的图形符号表示，用来图形化显示生成的门级网表。 对象，DC将设计对象分为8类，分别如下： Design:具有某种或多种逻辑功能的电路描述； Cell：设计的instance； Reference:cell或instance在库中定义的名字； Port:design的输入、输出； Pin:design